PlanAhead Software Tutorial Viso geral do fluxo de reconfigurao parcial ndice analtico

PlanAhead Software Tutorial: Viso geral do fluxo de reconfigurao parcial Introduo Este tutorial demonstra como criar um simples reconfigurao parcial (PR) projeto de sntese de HDL atravs da gerao de arquivo BIT e download. Ferramentas Xilinx software so usadas para implementar e analisar o projeto atravs do software PlanAheadTM. Outras ferramentas, tais como NCLEO GeneratorTM e ChipScopeTM Pro, pode ser usado com um desenho de reconfigurao parcial, mas no so descritos neste tutorial. Para beneficiar deste tutorial voc precisa ter conhecimento de reconfigurao parcial, bem como experincia na implementao de um projeto de FPGA com software Xilinx. Mais informaes sobre a reconfigurao parcial est disponvel no Guia de reconfigurao parcial usurio (UG702) citados no Anexo A, Recursos adicionais. Nota: Este tutorial abrange um subconjunto dos recursos contidos no produto de software empacotado com PlanAhead ISE Design Suite . Os recursos adicionais

so abordados em detalhes em outros tutoriais. Veja o link Tutoriais PlanAhead no Apndice A, Recursos adicionais. Objetivos Tutorial Depois de concluir este tutorial, voc ser capaz de criar, executar e gerenciar um projeto PR atravs do software PlanAhead. Especificamente, voc vai saber como criar parties reconfigurveis, adicionar mdulos reconfigurveis, definir faixas pBlock para as parties reconfigurveis, executar verificaes PRespecficas da RDC, criar e implementar configuraes, verifique a configurao, e gerar arquivos BIT necessria para a reconfigurao parcial em hardware. Primeiros passos Requisitos de Software O software instalado com PlanAhead ISE Design Suite software. Antes de iniciar o tutorial, certifique-se de que o software PlanAhead operacional, e que os dados de design tutorial est instalado. Para instrues de instalao e informaes, consulte o Suite Design ISE: Instalao e Guia de Licenciamento (UG798) citados no Anexo A, Recursos adicionais. Voc deve obter uma licena FlexLM para reconfigurao parcial para acessar os recursos reconfigurao parcial. Contacte o Xilinx Campo Engenheiro de Aplicaes para obter uma licena de 30 dias, ou acesse o site da Xilinx em: http://www.xilinx.com/getproduct. Opcionalmente, uma placa ML605 e um cabo de transferncia USB para testar em hardware pode ser usado. Requisitos de hardware Xilinx recomenda um mnimo de 2 GB de RAM ao utilizar o software PlanAhead em dispositivos maiores. Apesar de 1 GB suficiente, pode afetar o desempenho. Localizando arquivos de projeto Tutorial Este tutorial usa um design de referncia, UG743_design_files.zip, que deve ser descompactado em um diretrio de escrita acessvel em sua mquina. Voc pode baixar uma cpia do projeto de referncia de http://www.xilinx.com/support/documentation/ dt_planahead_planahead132_tutorials.htm. O diretrio de dados descompactado referido neste tutorial como <Extract_Dir>. O tutorial de dados de projeto de amostra modificado durante a execuo deste tutorial. Uma nova cpia do os dados originais necessria cada vez que voc executar o tutorial.

Este tutorial inclui um arquivo de projeto que j foi implementado. Para reduzir o tamanho dos dados, alguns arquivos de implementao foram retirados do projeto, deixando apenas os dados necessrios resultados nos diretrios de execuo. Design Descrio Tutorial O projeto de FPGA neste tutorial voltado para o prottipo de placa Xilinx ML605 descrito no http://www.xilinx.com/ml605. O projeto tem como alvo um dispositivo Virtex -6 xc6vlx240tff1156-1. O dispositivo FPGA impulsiona os LEDs em sequncias particulares, dependendo dos mdulos reconfigurveis carregados. O projeto contm duas parties reconfigurveis, uma com bloqueio incorporado RAM e outro com embutidos de I/O buffers. A reconfigurao do mdulo RAM bloco com dados diferentes de RAM do bloco ir alterar a sequncia dos oito LED GPIO LEDs. Reconfigurar o mdulo de E/S com transies diferentes de mquinas de estado muda a direo que os quatro LEDs de rotao, no sentido horrio ou anti-horrio. Viso geral do software tutorial

Fluxo de ferramentas de software Reconfigurao parcial utiliza uma abordagem de sntese de baixo para cima com a de cima para baixo metodologia de implementao. Neste tutorial, voc vai usar a Tecnologia de Xilinx Synthesis (XST) para sintetizar o design e o software PlanAhead para implementar o projeto. Outras ferramentas e metodologias

podem ser utilizadas para implementar com sucesso um projeto de reconfigurao parcial.

Diretrio do Projeto de Estrutura de Projeto e HDL Uma caixa preta e bottom-up abordagem de sntese necessria para estruturar e sintetizar corretamente um projeto de FPGA parcialmente reconfigurvel. Cada mdulo reconfigurvel (RM) sintetizado como um projeto individual gerando sua prpria netlist. O design de nvel superior instancia a RMS como caixas pretas para que os netlists RM no esto includos no netlist de nvel superior. A estrutura de diretrios do projeto tutorial :

Como cada RM sintetizado de forma independente, h um diretrio para o mdulo de nvel superior, bem como cada um dentro do RM Fonte / e diretrios Synth / implementao. Implementation Top (top level and all static logic) BramFirst (first version of the BRAM RM) BramSecond (second version of the BRAM RM) CountCW (ClockWise version of the counter) CountCCW (CounterClockWise version of the counter) Abra o arquivo de origem de nvel superior, <Extract_Dir> / Fonte / Top / Top.v. Observe que os dois mdulos reconfigurveis neste projeto, recon_block_bram e recon_block_count, so declarados como caixas-pretas do HDL - no descries HDL subjacentes so fornecidas para estes blocos. Passos Tutorial Este tutorial tem os seguintes passos: Passo 1: Sintetizando netlists de Fonte HDL (Opcional) Passo 2: Criando um projeto Passo 3: Criando Parties reconfigurveis e Adicionando mdulos reconfigurveis Passo 4: Adicionando mdulos reconfigurveis adicionais Passo 5: Adicionando mdulos Black Box (Opcional) Passo 6: Divisrias reconfigurveis floorplanning Passo 7: Pins partio e RP de temporizao de Interface Passo 8: Running parciais de reconfigurao Verifica regra de design Passo 9: Implementar e promover uma configurao Passo 10: Criando e Implementando Configuraes adicionais Passo 11: Configuraes de Verificao Passo 12: Gerao e download de arquivos BIT Passo 1: Sintetizando netlists de Fonte HDL (Opcional) O software PlanAhead no suporta projetos de HDL para o fluxo de reconfigurao parcial. Isto significa que a concepo tem de ser sintetizado usando XST antes de criar um projeto PlanAhead. Nos arquivos fornecidos com o tutorial, XST j foi executado e os NGCs fornecidos podem ser usados. Para tirar proveito disso e usar os arquivos NGC, pule para a Etapa 2: Criando um projeto.

Os arquivos de projeto XST so: <Extract_Dir> / Synth / Top / Top.xst <Extract_Dir> / Synth / Top / Top.prj Em Top.xst, aviso automtico de que I/O buffer de insero ligado, o que o padro. -IOBUF SIM Este atributo deve ser definido como NO nos arquivos de projeto XST para todos os mdulos reconfigurveis (RMS). De nvel mais baixo no pode ter mdulos I/O buffers inseridos, exceto em circunstncias especiais que sero descritas mais adiante e ilustrado na partio U2_RP_Count reconfigurvel. Executando os scripts Tcl no <Extract_Dir> / Directory Ferramentas para sintetizar todos os mdulos 1. Execute o seguinte comando a partir do diretrio <Extract_Dir> / Implementao. tclsh .. / Ferramentas / xpartition.tcl .. / Ferramentas / data_synth.tcl Este script chama XST para sintetizar os arquivos Verilog nos diretrios de origem. Os mdulos do <Extract_Dir> Fonte / / Bram RAM bloco * tem no RM. Os mdulos do <Extract_Dir> Fonte / / * A contagem tem de I / O buffers na RM. Os arquivos NGC netlist gerado por XST so armazenados na <Extract_Dir> / Synth / <module> diretrios. Nota: Ou, se voc preferir usar Synplify Pro, modificar o arquivo antes de executar o data_synth.tcl acima como se segue: SYNTH_TOOL "synplify_pro" \ Os arquivos de projeto Synplify Pro previstos nos diretrios <Extract_Dir> Synth / / <module> so usados quando esta opo est definida. Passo 2: Criando um projeto Iniciando o Software PlanAhead e Criando um novo projeto 1. Abra o software PlanAhead No Windows, selecione a Xilinx PlanAhead cone desktop ou Iniciar> Programas>Xilinx ISE Design Suite 13> PlanAhead> PlanAhead. No Linux, altere o diretrio para <Extract_Dir> / PlanAhead, e entrar planAhead.

O PlanAhead Introduo Ajuda abre a pgina. 2. Selecione o link Criar Novo projeto. O Criar um novo projeto PlanAhead caixa de dilogo de confirmao. 3. Clique em Avanar. O Projeto caixa de dilogo Nome abre. 4. Defina o nome do projeto e localizao do projeto e clique em Avanar. 5. Selecione Especificar sintetizado netlist (EDIF ou NGC), verifique a caixa de Projecto PR, e clique em Avanar (Figura 3).

6. Procure o arquivo de netlist no Top <Extract_Dir> / Synth / Top / Top.ngc. Clique em Abrir e clique em Avanar. No defina os diretrios netlist opcionais. Nota: The optional netlist directories should only be usedinaPRprojectiftherearelower nvel netlists associados com a lgica esttica. De nvel inferior netlists associados com mdulos reconfigurveis (RMs) so adicionados posteriormente. 7. Na pgina Arquivos de restrio, clique em Adicionar arquivos e navegue at o arquivo de restries seguinte usurio (UCF): <Extract_Dir> / Source/UCF/top_ml605.ucf

8. Clique em OK e, em seguida, clique em Avanar. 9. O assistente Parte Padro varre o netlist e pega a parte apropriada. Verifique se o dispositivo selecionado xc6vlx240tff1156-1, e clique em Avanar. 10. On the New Project Summary page, verify the Project settings are as shown in Figura 4, e clique em Concluir.

Passo 3: Criando Parties reconfigurveis e Adicionando mdulos reconfigurveis Criao de uma partio Reconfigurvel (RP) para U1_RP_Bram 1. No Navegador de Fluxo, selecione Design Netlist para carregar o Netlist na memria. A mensagem sobre casos indefinidos abre porque voc no atribuiu qualquer netlists para os mdulos reconfigurveis (RMs) ainda. 2. Clique em OK

Nota: Muitas das janelas e ferramentas descritas neste tutorial esto disponveis somente quando o projeto Netlist est aberta. Se voc fechar o Design Netlist, ou se voc fechar e reabrir o projeto, clique em Design Netlist no Navegador de fluxo para abrir o Design Netlist. 3. Na janela Netlist, selecione U1_RP_Bram, boto direito do mouse e selecione Definir partio. Isso inicia o assistente partio do conjunto.

4. Clique em Avanar na primeira tela do assistente, e selecione uma partio reconfigurvel se j no estiver selecionado. Clique em Avanar. 5. Nomeie o Reconfigurvel Mdulo BramFirst, selecione Netlist j disponvel se no estiver selecionado e clique em Avanar. 6. Para o arquivo de netlist Top, procurar e selecionar <Extract_Dir> / Synth / BramFirst / recon_block_bram.ngc. 7. Clique em Abrir e clique em Avanar. Nota: diretrios netlist opcionais podem ser adicionados aqui se o RM tem menor nvel netlists associada com ele. Neste caso, no h nenhuma.

8. Clique em Avanar novamente para ignorar a tela opcional restrio arquivos. Isto onde os arquivos de nvel de mdulo de restrio pode ser adicionado. Neste caso, no h nenhuma. 9. Verifique se o Resumo partio do conjunto e clique em Finish para concluir o assistente. Neste ponto, uma partio Reconfigurvel foi criado para U1_RP_Bram. O cone na janela Netlist mudou desde a significando isto, e no um mdulo de reconfigurao mostrado sob U1_RP_Bram (Figura 7). Esta instncia agora mostrado como um pBlock na janela de restries fsicas.

Criando um RP para U2_RP_Count 1. Selecione U2_RP_Count, boto direito do mouse e selecione Definir partio. 2. Clique em Sim para salvar o projeto Netlist antes de definir a partio reconfigurvel. 3. Concluir o assistente de partio do conjunto, definindo o seguinte: Select uma partio reconfigurvel se j no estiver definido. O nome do CountCW mdulo reconfigurvel. Selecione Netlist j disponveis para este mdulo reconfigurvel se j no estiver definido. Conjunto de arquivo netlist cima para <Extract_Dir> / Synth / CountCW / recon_block_count.ngc. Existe agora um RM para cada RP neste projeto. O passo seguinte descrevem como adicionar MRs adicionais para uma RP.

Passo 4: Adicionando mdulos reconfigurveis adicionais Adicionando um mdulo reconfigurvel (RM) para RP U1_RP_Bram 1. Na janela Netlist, selecione U1_RP_Bram, boto direito do mouse e selecione Adicionar mdulo reconfigurvel. Isso inicia o assistente Adicionar mdulo reconfigurvel.

2. Clique em Avanar na pgina de introduo do assistente. 3. Nomeie o BramSecond novo mdulo reconfigurvel, selecione netlist j disponveis para este mdulo reconfigurvel se j no estiver selecionado e clique em Avanar. 4. Defina o arquivo de netlist Top navegando at <Extract_Dir> Synth / / BramSecond recon_block_bram.ngc / e clique em Abrir. 5. Novamente, no h netlists de nvel inferior para adicionar os diretrios Netlist opo, ento clique em Next para continuar. 6. Clique em Avanar para ignorar o mdulo opcional de nvel tela de arquivo restries. 7. Verifique a pgina Resumo Adicionar Reconfigurvel Mdulo e clique em Finish para concluir o assistente.

Adicionando uma RM para U2_RP_Count 1. Selecione U2_RP_Count, boto direito do mouse e selecione Adicionar mdulo reconfigurvel. 2. Conclua o assistente Adicionar mdulo reconfigurvel, definindo o seguinte: Nome do novo mdulo reconfigurvel CountCCW. Netlist Select j disponveis para este mdulo reconfigurvel se no j seleccionado. Conjunto de arquivo netlist cima para <Extract_Dir> / Synth / CountCCW / recon_block_count.ngc. Neste ponto, um mdulo adicional Reconfigurable (RM), foi adicionado a cada partio Reconfigurable (RP), e a janela de netlist deve ser semelhante da Figura 9. Voc vai notar que em cada RP h redes e Primitivas listados. Estas redes e primitivos so especficas para o RM que est actualmente activa, e so representadas pelo diamante amarelo com uma marca de verificao. Na Figura 9 os mdulos activos e so BramSecond CountCCW. Para alterar a RM ativo para outro, selecione uma RM, boto direito do mouse e selecione Definir como Mdulo Reconfigurvel Ativa. Tome um momento para explorar os primitivos associados ao RMs diferentes. H um RAMB36 para o RMS associado U1_RP_Bram, e sob a pasta Primitivas de CountCW / CountCCW voc vai ver lgica Slice (LUT, XORY, e FDR) e primitivas mais importante OBUF. As primitivas OBUF so especialmente importantes porque eles tero de ser includas no grupo de rea de RP Gama no Passo 6: Reconfigurable Floorplanning Parties.

Passo 5: Adicionando mdulos Black Box (Opcional) Este passo opcional porque os mdulos de caixa preta no so necessrios para todos os projetos de reconfigurao parcial. O objetivo da criao de um mdulo de caixa preta gerar um ficheiro de BIT "vazio" no passo BitGen. Para mais informaes sobre os usos para este arquivo BIT, consulte o Guia de reconfigurao parcial usurio (UG702) citados no Anexo A, Recursos adicionais. Adicionar um mdulo de caixa preta para U1_RP_Bram 1. Na janela Netlist, verifique se BramFirst e CountCW so os mdulos ativos (indicado por uma marca de seleo ao lado do nome do mdulo). Se eles no so os mdulos ativos, U1_RP_Bram seleo, boto direito do mouse e selecione Adicionar mdulo reconfigurvel. O Add Reconfigurvel Mdulo assistente se abre. 2. Clique em Avanar na pgina de introduo do assistente. 3. Nome do novo mdulo reconfigurvel BramBB, selecione Adicionar esta Reconfigurvel mdulo como uma caixa preta sem um netlist, e clique em Avanar. Porque no haver nenhuma restrio ou arquivo netlist associado com um mdulo de caixa preta, o assistente no solicita para qualquer dessas informaes. 4. Verifique a pgina Resumo Adicionar Reconfigurvel Mdulo e clique em Finish para concluir o assistente. Adicionar um mdulo de caixa preta para U2_RP_Count 1. Na janela Netlist, selecione U1_RP_Bram, boto direito do mouse e selecione Adicionar mdulo reconfigurvel. O Add Reconfigurvel Mdulo assistente se abre. 2. Conclua o assistente Adicionar mdulo reconfigurvel, definindo o seguinte: Defina Reconfigurvel nome do mdulo para CountBB. Selecione Adicionar este mdulo reconfigurvel como uma caixa preta sem netlist. Se completado este passo opcional, um mdulo de caixa preta exibe sob cada partio Reconfigurable (RP) na janela netlist como mostrado na Figura 10, na pgina 18. No h mais qualquer rede ou primitivos listados para o RM. Isto porque o RM caixa preta est ativo no momento, e no h nenhuma lgica ou redes associados a este mdulo.

Passo 6: Divisrias reconfigurveis floorplanning Cada partio Reconfigurvel (RP) deve ter restries AREA_GROUP (AG) Intervalo para designar que os recursos fsicos so parte do que a RP. Neste exemplo, as parties so reconfigurveis U1_RP_Bram e U2_RP_Count. Todos os recursos fsicos no fazem parte da restrio Faixa AG associado com um RP so parte da lgica esttica. Lgica esttica no afetado pela reconfigurao parcial e permanece operacional durante o processo de reconfigurao. As restries Faixa AG no deve ser criado at o RP foi criado com o comando partio do conjunto, conforme descrito na Etapa 3: Criando Parties reconfigurveis e Adicionando mdulos reconfigurveis. Criando o Gama AREA_GROUP para pblock_U1_RP_Bram 1. Na janela Netlist, verifique se BramFirst e CountCW so os mdulos ativos (indicado por uma marca de seleo ao lado do nome do mdulo). Se no, selecione BramFirst e CountCW, boto direito do mouse e selecione Definir como Mdulo Reconfigurvel Ativo para defini-los como os mdulos reconfigurveis ativos. O software PlanAhead relata os recursos necessrios para o intervalo AREA_GROUP para o Mdulo Reconfigurvel ativa (RM). importante certificarse de que um RM caixa preta no est ativo. Para situaes onde RMs diferentes associados com uma partio Reconfigurvel (RP) usam vrios recursos, o Range

AG da RP deve conter um super conjunto de recursos utilizados por todos os seus RMs, mostrados na Figura 11.

2. Clique no boto de menu Layout e selecione Floorplanning para mudar a viso atual Anlise do Design para Floorplanning. 3. Clique na janela de restries fsicas para ver uma lista de todos os Pblocks atuais. No software PlanAhead, restries AREA_GROUP so chamados Pblocks, e Pblocks so criados automaticamente para todos os mdulos definidos como um RP. 4. Na janela de restries fsicas, selecione a partio pblock_U1_RP_Bram Reconfigurvel. 5. No lado esquerdo da vista de dispositivos, clique no boto Definir Tamanho pBlock. Alternativamente, pblock_U1_RP_Bram boto direito do mouse e selecione Tamanho pBlock Set. 6. Desenhe uma caixa que engloba alguma lgica fatia e pelo menos um RAMB36 (colunas cor de rosa). 7. Depois de desenhar o retngulo, selecione ambos fatia e RAMB36 recursos para o AREA_GROUP, como mostrado na Figura 12. 8. Clique em OK.

Criando um intervalo AREA_GROUP para pblock_U2_RP_Count 1. Selecione pblock_U2_RP_Count. 2. Use a ferramenta Definir Tamanho pBlock e desenhar uma caixa que engloba recursos fatia bem como Lgica IOB. Porque U2_RP_Count j tem I / O pino colocao na UCF, o Range AREA_GROUP deve incluir os seguintes pinos, que so visveis na planta baixa: AD21 AH27 AE21 AH28 3. Depois de desenhar o retngulo, selecionar recursos fatia e IOB para a AG, como mostrado na Figura 13, pgina 21. 4. Clique em OK. Se a RM teve de entrada ou sada do flip-flops (ou lgica de entrada / sada de outro), ento outros recursos, como iLogic e ologic seria includo tambm. Este projeto no contm tais recursos.

5. Comente floorplan e fazer os ajustes necessrios. A planta resultante deve ser semelhante imagem da Figura 14, pgina 22.

6. Verifique se os pinos necessrios para U2_RP_Count esto dentro da faixa AREA_GROUP (AG). Os pinos de AD21, AH27, AH28 AE21 e devem ser includos no rectngulo da Gama AG para U2_RP_Count como mostrado na Figura 14. Alm disso, note que o rectngulo estende para a direita da coluna de I / O. Isto crtico, pois h I / O encaminhamento dos recursos no lado direito desta coluna I / O que deve ser includo na Faixa AG ou o router falhar implementao. Isto porque todos os recursos RM de encaminhamento deve estar dentro da regio de RP, tal como definido pelo intervalo AG. Para localizar esses pinos na viso de dispositivos, a fim de verificar se esto dentro do Range AG, selecione Editar> Localizar e procurar site com jogos Nome AD21. O pino realado na exibio de dispositivos porque a UCF contm uma restrio LOC j. Selecione Exibir> Ajustar Seleo ou pressione F9 para ampliar para o site em destaque. O mesmo procedimento pode ser usado para localizar o AH27, AE21, e AH28 pinos. 7. Verificar a RAMB36 necessrio para U1_RP_Bram est includo no intervalo AG. Na janela de restries fsicas, selecione pblock_U1_RP_Bram, e clique na guia Estatsticas, como mostrado na Figura 15, pgina 23. Note-se que o nmero disponvel de RAMBFIFO36E1 excede a quantidade requerida.

As restries criadas pela Escala AREA_GROUP etapas anteriores exibidas no PlanAhead software. 8. Selecione Arquivo> Salvar Projeto para salvar o projeto. 9. No Navegador de fluxo, clique Project Manager. Isso abre a janela de fontes com toda a fonte e arquivos de restrio para o projeto. 10. UnderConstraints, duplo-clicktheUCFfile. Os constrangimentos AREA_GROUP so semelhantes ao seguinte.
INST "U1_RP_Bram" AREA_GROUP = "pblock_U1_RP_Bram"; AREA_GROUP "pblock_U1_RP_Bram" RANGE = SLICE_X48Y60: SLICE_X55Y79; AREA_GROUP "pblock_U1_RP_Bram" RANGE = RAMB36_X3Y12: RAMB36_X3Y15; INST "U2_RP_Count" AREA_GROUP = "pblock_U2_RP_Count"; AREA_GROUP "pblock_U2_RP_Count" RANGE = SLICE_X56Y20: SLICE_X67Y79;

AREA_GROUP "pblock_U2_RP_Count" RANGE = IOB_X1Y20: IOB_X1Y79;

11. ReturntotheNetlistDesignview, presstheLayoutmenubutton, andselectDesign Anlise de voltar para o modo de exibio padro no software PlanAhead. Passo 7: Pins partio e RP de temporizao de Interface Pinos de partio (PP) so necessrios no fluxo parcial de reconfigurao para todos Partition Reconfigurable sinais (RP) de interface que no sejam a lgica global ou percursos dedicados. Parties fornecer uma conexo de roteamento conhecido ao PR, e so inseridas automaticamente pelo NGDBuild quando a implementao executado. Estes so uma tecnologia de substituio para macros de nibus do fluxo de PR anterior. A implementao atual do PP requer lgica proxy, que um LUT1. Uma LUT1 inserido nos caminhos de entrada e de sada do RP. recomendado que voc se registrar essas entradas / sadas de ambos os lados da fronteira RP. Isso ajuda a minimizar os problemas de atraso de encerramento relacionados com a interface de RP. Se estas orientaes forem seguidas, provvel que uma restrio PERODO simples suficiente para restringir a esta interface. No entanto, em situaes com requisitos de tempo muito apertados, talvez seja necessrio criar restries TPSYNC sobre o PP, ou adicionar restries LOC a lgica esttica para minimizar os atrasos de roteamento entre a lgica esttica e do PP. Para mais informaes sobre como adicionar restries TPSYNC aos pinos de partio, consulte o Guia do usurio de reconfigurao parcial (UG702) citados no Anexo A, Recursos adicionais. Como a implementao mesma lgica esttico ser usado para cada configurao, importante tentar encontrar tempo com a maioria dos mdulos de tempo reconfigurveis crticos (RMs) primeiro. As interfaces RP neste tutorial so muito semelhantes entre o RMS, e uma restrio PERODO global suficiente para atender o timing interface de RP. Adicionando uma restrio perodo para o Design 1. A partir da janela Design Netlist, clique na guia Restries Tempo para abrir esta janela. 2. Na janela de restries de tempo, o boto direito do mouse e selecione Novo restrio de tempo, ou clique no boto nova restrio sincronismo no topo da janela para abrir a ferramenta nova restrio Tempo. 3. Sob o grupo bsico da categoria (TNM), defina os seguintes valores: Nome do grupo: Digite clk_p Tipo de Grupo: Definir a Net Tipo de TNM: Defina para TNM_NET grupo predefinido: Deixe em branco Net: Defina para clk_p

4. Clique em OK para adicionar a restrio. 5. Abrir a ferramenta nova restrio de temporizao novamente. Na categoria timespec perodo, defina os seguintes valores: Nome timespec: Digite TS_clk_p Perodo: Conjunto de 5 ns Clique no boto Procurar e usurio conjunto definido no campo Tipo de grupo restries e clk_p no campo grupos definidos pelo usurio. 6. Clique em OK para adicionar a restrio. A janela de restrio de tempo deve agora olhar como Figura 16, pgina 25. Note que essa uma restrio de tempo global que vai restringir todos os caminhos sncronos conectados a clk_p no projeto. Isto no uma restrio de tempo especfico para a interface de RP.

7. Salve o projeto e navegar de volta para o Project Manager para visualizar a UCF. O limitaes que se seguem devem agora ser includo no ficheiro de restrio. Nota: Se o UCF j estava aberto das etapas anteriores, o hiperlink Reload no topo do editor pode ser usado para recarregar o arquivo modificado. Timespec TS_clk_p = PERODO "clk_p" 5 ns; NET "clk_p" TNM_NET = "clk_p"; Passo 8: Running parciais de reconfigurao Verifica regra de design H muitas regras parciais de reconfigurao especficas de projeto que devem ser seguidas a fim de implementar um projeto vlido. Algumas dessas regras

foram incorporadas na Regra motor de Verificao de projeto (RDC), sob o Reconfig parcial e ttulos de parties. Essas verificaes devem ser executados no projeto PR antes de implementar configuraes e gerao de arquivos Bit. Em um projeto tpico voc pode querer executar todos os DRCs PlanAhead. Para este tutorial, vamos executar o Reconfig parcial e DRCs partio s. Executando a reconfigurao parcial e DRCs partio 1. No Navegador de fluxo, selecione Executar RDC, localizado sob o Design Netlist, mostrada na Figura 17.

2. A partir da caixa de dilogo Executar RDC, selecionar a partio e parciais regras Reconfig, mostrados na Figura 18, pgina 27.

3. Reveja as mensagens retornadas pelo RDC na coluna Detalhes e observe a gravidade. As mensagens retornadas pela RDC pode ter uma gravidade de: Consultivo, Aviso, Erro ou fatal. Neste caso, o pior Gravidade retornado um aviso (Figura 19).

Passo 9: Implementar e promover uma configurao Cada partio Reconfigurvel (RP) pode ter vrios mdulos reconfigurveis (RMs) associados, mas apenas a RM pode ser implementada em qualquer um tempo para o RP.

O conjunto de RMs ativa juntamente com a lgica esttica chamado de configurao e um projeto completo. Mltiplas configuraes existir para um projeto de reconfigurao parcial, de modo que diferentes permutaes de MRs podem ser implementadas, gerando arquivos BIT integrais e parciais. Cada configurao a sua execuo prpria implementao independente. Os arquivos de sada resultantes so NGD, NGM, NCD, e arquivos de formato PCF e arquivos de relatrio. Ferramentas Xilinx software e tcnicas de depurao pode ser executado em cada configurao individualmente, como a abertura de um NCD com FPGA Editor ou realizar uma simulao porta-nvel. O projeto neste tutorial pode ser totalmente implementada com apenas duas configuraes que usam esses conjuntos RM e arquivos bit resultante:

Em resumo: O config_1.bit arquivo completo BIT contm RMs BramFirst e CountCW. O config_2.bit arquivo completo BIT contm BramSecond e CountCCW. Dois conjuntos de configurao de outros pode gerar arquivos nicos, pouco cheio. No entanto, eles reutilizar mdulos previamente implementados para que os ficheiros BIT parciais sero idnticos aos ficheiros BIT parciais gerados nas configuraes acima.

A aplicao de uma configurao de software dentro do PlanAhead chamado de execuo. Uma corrida deve ser criado para cada configurao. O software PlanAhead automaticamente cria uma configurao de quando o projeto criado. O conjunto de RMs para esta configurao dependem da ordem

do RMS foram adicionados ao projeto. O RM primeira definido para cada RP fica definido para esta configurao (BramFirst e CountCW no caso deste tutorial). Um FPGA configurado com um arquivo BIT completa contm o MR que foram implementados na configurao. Se o sistema exige que apenas a lgica esttica est funcionando depois de carregar o arquivo BIT completo, em seguida, implementar uma configurao contendo caixas-pretas para todas as parties reconfigurveis. Os arquivos resultantes BIT parciais so efetivamente arquivos em branco para as parties reconfigurveis. Implementao de configurao config_1 1. Verifique se o conjunto de RMs para config_1 so BramFirst e CountCW. a. No Design Executa janela (Runs Window> Design), selecione config_1. b. Na janela Propriedades de Implementao de execuo, selecione a guia Parties (Figura 20). c. Garantir que as variantes do mdulo listados so BramFirst e CountCW.

2. No Navegador de fluxo, clique Implementar para iniciar o funcionamento implementao.

O Design Executa campo Status janela mostra quando NGDBuild, Mapa, PAR, e TRACE esto em execuo. Isso tambm pode ser monitorado na barra de status no canto direito superior da janela do software PlanAhead principal. Para mais detalhes, consulte a janela Log de compilao. 3. Promover a configurao config_1. Agora que config_1 foi implementado com sucesso, ele pode ser promovido. Note-se que outras configuraes podem ser executados sem promover a primeira configurao, mas isto ir resultar em arquivos incompatveis BIT parciais entre configuraes. Voc deve promover uma configurao. Voc deve definir todas as outras configuraes para "importar" a lgica esttica de esta partio promovido a fim de obter arquivos compatveis com pouco parcial entre mltiplas configuraes. Isso ir garantir lgica procurao consistente entre todas as configuraes. A compatibilidade entre mltiplas configuraes pode ser verificado usando o comando de configurao Verify, que est coberto de Passo 11: Configuraes de verificao. 4. No Navegador de Fluxo, clique no boto Promover parties (Figura 21).

5. Na caixa de dilogo Promover parties, clique em OK. 6. Selecione a aba Configuraes (escolha Janela> Configuraes se no estiver aberto). O Estado tem listado como "promovido" (Figura 22, pgina 31).

Passo 10: Criando e Implementando Configuraes adicionais Criao de uma nova configurao 1. No Navegador de fluxo, use o implemento lista drop-down para selecionar Criar Runs nova implementao (Figura 23).

Em O assistente executado criar vrios, voc ir criar uma nova configurao. 2. Na pgina de introduo do assistente, clique em Avanar. 3. Na pgina de configurao Run Implementao, clique em Avanar. Nas Estratgias de Implementao e Escolha pgina Mdulos Reconfigurvel, voc pode criar vrias configuraes, escolher estratgias de implementao, e definir quais mdulos reconfigurveis (RMs) compem as configuraes. J existe uma nova configurao listada chamado config_2. 4. Nas estratgias de implementao escolher e pgina Mdulos Reconfigurvel, deixe o nome nova configurao como config_2 para este tutorial. 5. Clique no boto na coluna Ao partio para abrir a caixa de dilogo Especificar partio (Figura 24, pgina 33).

A Variante Mdulo padro baseado no que RMs esto atualmente ativos no projeto. Neste caso, o BramFirst e CountCW. Porque estes j foram implementadas e importados, que esto definidas para "importar" e ter um conjunto local de importao. 6. Para criar uma configurao que implementa o BramSecond e CountCCW MRs, alterar a coluna Variante Mdulo para combinar estes MR (Figura 25). Porque estes RMs no foram implementadas (ou promovido), as alteraes do campo de ao para implementar.

7. Na caixa de dilogo Especificar partio, clique em OK. 8. Opcional. Se voc fez o passo opcional de criao de variantes do mdulo Black Box, criar um configurao adicional para implementar esses mdulos. a Clique em Mais nas estratgias de implementao escolher e mdulos reconfigurveis pgina para adicionar config_3. b. Clique em Escolher configuraes e definir as variantes do mdulo para BramBB e CountBB, como mostrado na Figura 26.

9. Clique em Avanar na pgina Run Implementao Criar para continuar com o assistente.

10. On the Launch Options page, select the Do not launch now radio button and click Avanar. As configuraes poderia ter sido lanado a partir daqui, mas para efeitos de discusso, voc vai lanar novas configuraes no prximo par de passos. 11. Clique em Concluir na pgina Resumo Criar Novo corre para concluir o assistente. No Design Executa janela, voc v agora novas configuraes que foram criadas atravs do assistente. 12. Selecione uma nova configurao no Design Executa janela. 13. IntheImplementationRunPropertieswindow, clickthePartitionstab (Figure27, pgina 35) para verificar as variantes do mdulo e campos de aco. Nota: A lgica esttica definida como Importar, e ser importado a partir dos resultados promovidos de config_1.

14. ClickandselectLaunchRunstolaunchaconfiguration direito. Note que se voc tiver vrias novas configuraes, eles podem ser lanados em paralelo (em vrios processadores, se disponvel), porque os resultados no so

dependentes um do outro, mas depende apenas da lgica esttica de config_1 (Figura 28, pgina 36). 15. IntheLaunchSelectedRunsdialogbox, selecttheLaunchrunsonLocalHostbutton, selecione o nmero adequado de postos de trabalho (nmero de processadores para uso) e clique em OK.

Passo 11: Configuraes de Verificao Depois de vrias configuraes so implementadas, voc pode compar-los para verificar se a lgica esttica e pinos divisrias so consistentes em todas as configuraes. Executar Verifique as configuraes para garantir que os arquivos BIT so compatveis. Verificar a configurao de execuo em todas as configuraes 1. No Navegador de Fluxo, utilizar o Programa e caixa de Debug suspensa para selecionar Verificar a configurao (Figura 29).

2. Selecione dois ou mais configuraes para verificar uns contra os outros, e clique em OK. Se a verificao verifica passe, os relatrios de software PlanAhead que nenhum erro foi encontrado em uma caixa de mensagem. Isso indica que agora bom para gerar arquivos Bit. 3. Clique em OK para fechar a caixa de mensagem. O relatrio detalhado exibe no software PlanAhead e salvo <Extract_Dir> / PlanAhead/project_1/project_1.runs/pr_verify.log. Passo 12: Gerao e download de arquivos BIT Para cada configurao, os ficheiros de mltiplos bits so gerados. Um arquivo BIT completo gerado e pode ser usado para programar o FPGA durante a inicializao. Um arquivo BIT parcial para cada partio Reconfigurvel (RP) contm a lgica para as variantes do mdulo associados configurao particular. Qualquer um dos ficheiros BIT parciais pode ser usado para reconfigurar as regies associadas PR. Neste tutorial voc ir criar configuraes com BramFirst, CountCW, BramSecond, CountCCW e, opcionalmente, BramBB e CountBB. Ao gerar arquivos de bits para cada configurao, voc vai acabar com arquivos BIT parciais para Todos estes mdulos reconfigurveis (RMS). Independentemente do ficheiro BIT completo utilizado para configurar o dispositivo inicialmente, qualquer dos ficheiros BIT parciais pode ser usado para reconfigurar as regies associadas PR. Gerar arquivos BIT para todas as configuraes 1. No Design Executa janela, selecione todas as configuraes. Boto direito do mouse e selecione Gerar Bitstream (Figura 30).

2. No h opes de BitGen especiais necessrias para gerar arquivos de pouco parcial, ento clique em OK na caixa de dilogo Opes BitGen lanar BitGen. Os arquivos de BIT parciais so baixados para o FPGA da mesma maneira como ficheiros completos BIT. A ferramenta de software impacto pode ser utilizado para download de arquivo BIT, verificao e fins de depurao. 3. Conecte o cabo de transferncia USB placa ML605 eo PC. 4. Para iniciar iMPACT no modo autnomo, a partir do Navegador de fluxo, use o Programa e Depurar caixa suspensa para selecionar impacto (Figura 31).

5. No iMPACT Fluxos quadro, Boundary Scan duplo-clique, em seguida, clique no boto Cadeia Initialize. 6. Depois da cadeia foi detectado com sucesso, clique com o dispositivo xc6vlx240t e selecione Atribuir novo arquivo de configurao e selecione o arquivo BIT seguinte completa: <Extract_Dir> / PlanAhead / <nome_do_projeto> / <nome_do_projeto> .runs/config_1 / config_1.bit 7. Boto direito do mouse xc6vlx240t novamente, e seleccione o programa (Figura 32).

O FPGA no ML605 ir programar com o arquivo BIT completo. Vai demorar alguns segundos para configurar. Associando um arquivo de pouco parcial 1. Direito do mouse no dispositivo xc6vlx240t e selecione Atribuir novo arquivo de configurao e selecione o arquivo BIT parcial a seguir: <Extract_Dir> / PlanAhead / <nome_do_projeto> / <nome_do_projeto> .runs/config_2 / config_2_U1_RP_Bram_BramSecond_partial.bit. 2. Direito do mouse no dispositivo e selecione xc6vlx240t Programa. Parcialmente a reconfigurao do FPGA quase instantnea, pois o arquivo BIT parcial muito pequena. Concluso Neste tutorial, voc criou um projeto PR no software PlanAhead. Em seguida, criou duas parties reconfigurveis (RPs) e associados mdulos reconfigurveis mltiplos para cada RP. Cada RP foi, ento, obrigado a uma rea do dispositivo usando restries AREA_GROUP, e voc criou restries de tempo globais para restringir o projeto inteiro. Uma configurao inicial foi implementado e promovido, e depois que voc criou outras configuraes que importaram a lgica esttica da configurao inicial. Voc verificou a coeso de todas as configuraes e arquivos BIT foram gerados. Finalmente voc baixou um arquivo BIT completo para a placa contendo o ML605 BramFirst e mdulos CountCW e

reconfigurou a RP U1_RP_Bram com um arquivo BIT parcial para o mdulo BramSecond.