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El Microprocesador Z80

ARQUITECTURA DE COMPUTADORAS

AGOSTO 2012 ENERO 2013

Disposicin de terminales en el encapsulado


A11 A12 A13 A14 A15 CLK D4 D3 D5 D6 + 5V D2 D7 D0 D1 INT NMI HALT MREQ IORQ 20 21 1 40 A10 A9 A8 A7 A6 A5 A4 A3 A2

Z80 CPU

A1 A0 GND RFSH M1 RESET BUSRQ WAIT BUSACK WR RD

Descripcin del Circuito Integrado

El circuito integrado del microprocesador Z80 est dispuesto

en un encapsulado DIP de 40 terminales.


De las 40 terminales del circuito:
5

son nicamente de entrada 24 son nicamente de salida y 8 son bidireccionales. Adems, hay dos que sirven para la conexin de la fuente de alimentacin y otra que es la entrada de reloj.

Funcin de las terminales


M1 MREQ CONTROL DEL SISTEMA IORQ RD WR RFSH A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 BUS DE DIRECCIONES

HALT WAIT CONTROL DEL CPU INT NMI RESET

Z80 CPU

A12 A13 A14 A15

CONTROL DEL BUS DEL CPU

BUSREQ BUSACK

D0 D1 D2 D3 BUS DE DATOS

CLK + 5V GND

D4 D5 D6 D7

Descripcin del Circuito Integrado

Todas las terminales tienen compatibles con la familia TTL:

caractersticas

elctricas

Voltaje de entrada para 0 lgico (VIL) es 0.3 a 0.8V. Voltaje de entrada para 1 lgico (VIH) es de 2.0 a Vcc. Voltaje mximo de salida para 0 lgico (VOL) es de 0.4V. Voltaje mnimo de salida para 1 lgico e(VOH) es 2.4V. Corriente de salida para 0 lgico (IOL) es 1.8 mA. Corriente de salida para 1 lgico (IOH) es 250 A.

Descripcin del Circuito Integrado

El Z80 opera con una fuente de alimentacin de 5V

conectada a la terminal +5V. La referencia (tierra) de la fuente se conecta a la terminal GND. El consumo promedio de corriente es de 90 mA.
Con

base en la funcin que realizan, las dems terminales del circuito integrado se agrupan en tres canales o buses: datos, direcciones y control.

El bus de datos del Z80

Las ocho terminales designadas D0-D7 constituyen el bus de

datos.

Todas son bidireccionales, con tercer estado y se activan en 1

lgico.

El bus de datos se emplea para la transferencia de datos e

instrucciones en grupos de 8 bits con la memoria o con dispositivos de Entrada / Salida.

D0 transfiere el bit menos significativo y D7 el bit ms

significativo.

El bus de direcciones
El bus de direcciones se encuentra conformado por las

terminales A0-A15.

Todas ellas son de salida, con tercer estado y activas en 1 lgico. Con las 16 lneas de direcciones, el Z80 puede seleccionar una

localidad de entre 65,536 (64KB de memoria).

Adems las 8 lneas menos significativas del bus (A0-A7)

permiten el direccionamiento de hasta 256 puertos de entrada / salida.

El bus de direcciones se usa tambin en la especificacin de las

direcciones para el refrescado de memorias dinmicas. Durante el proceso de refrescado, las 7 lneas menos significativas indican las direccin de refrescado.

El bus de control
El bus de control incluye una amplia variedad de lneas, de las cuales unas son de entrada y otras son salidas. El bus de control se puede dividir en tres grupos de terminales relacionadas:
El primer grupo se encarga del control de la CPU (CPU

Control) y lo forman las terminales RESET, HALT, WAIT, INT y NMI. (System Control), comprende las terminales M1, MREQ , IORQ, RD, WR y RFSH. tercer grupo sirve para controlar el bus del microprocesador (CPU BUS Control), est constituido por las terminales BUSRQ y BUSACK.

El segundo grupo tiene como funcin el control del sistema

El

Funcin de las terminales


A15-A0 (Address Bus). Bus de direcciones (Salida, Activas en

alto, Tercer estado). Este canal proporciona la direccin de la memoria o puertos de Entrada/Salida para el intercambio de datos con el CPU.

D7-D0 (Data Bus). Bus de datos (Entrada/Salida, Activas en alto,

Tercer estado). Estas terminales constituyen el canal de datos de 8 bits bidireccional, empleado para el intercambio de datos.

Funcin de las terminales


HALT (Halt state). Estado de paro (Salida, Activa en bajo). Indica que la CPU ha

ejecutado una instruccin HALT y est esperando una interrupcin no enmascarable o enmascarable (con la mascara habilitada) antes de que la operacin pueda continuar. Durante el HALT el microprocesador ejecuta NOPs (no operaciones) para mantener el refrescado de la memoria.

WAIT. Espera (Entrada, Activa en bajo). Indica al CPU que la memoria o el

dispositivo de entrada/salida direccionado no se encuentra listo para la transferencia de datos. El CPU continua introduciendo estados de espera mientras esta seal se encuentre activa. Esta seal es generada por dispositivos de entrada/salida. El CPU atiende la interrupcin al finalizar el ciclo de instruccin en ejecucin si el Flip-Flop (IFF) interno controlado por software se encuentra habilitado. Se encuentra normalmente cableada en OR y requiere de un arreglo PULL-UP externo para sta aplicacin.

INT (Interrupt Request). Requerimiento de interrupcin (Entrada, Activa en bajo).

NMI (Non Maskable Interrupt). Interrupcin no enmascarable inhibible

(Entrada, Activada por TPN). Tiene ms alta prioridad que INT. Siempre es reconocida al final de la instruccin en ejecucin independientemente del estado del Flip-Flop de interrupcin y automticamente obliga al CPU a reiniciar en la direccin 0066H.

Funcin de las terminales


RESET. Reinicio (Entrada, Activa en bajo). Inicializa el CPU como sigue: Inhabilita el

Flip-Flop de interrupciones, pone en ceros el PC y los registros I y R, y fija el estado de interrupciones al modo 0. Durante el tiempo que dura el reset, los canales de datos y direcciones se ponen en alta impedancia y todas las salidas de seales de control se colocan en su correspondiente estado inactivo. Es de hacer notar que la seal de reset debe permanecer activa por un mnimo de tres ciclos completos de reloj antes de que la operacin de reinicio sea completada.

M1 (Machine Cicle One). Ciclo de maquina uno (Salida, Activa en bajo). Esta

seal junto con MREQ, indican que el ciclo de maquina actual es el ciclo de obtencin de cdigo de una instruccin en ejecucin. M1en combinacin con IORQ, indican el ciclo de reconocimiento de una interrupcin.

RFSH (Refresh). Regenerado refrescado (Salida, Activa en bajo). La seal de

refrescado en combinacin con MREQ, indican que los siete bits menos significativos del bus de direcciones del sistema pueden ser usados como direcciones de refrescado para un sistema de memoria de datos dinmica.

Funcin de las terminales


MREQ (Memory Request). Requerimiento de memoria (Salida, Activa en bajo,

Tercer estado). Indica que el bus de direcciones mantiene una direccin vlida para una operacin de lectura o escritura en memoria.

IORQ (Input/Output Request). Requerimiento de Entrada/Salida (Salida, Activa

en bajo, Tercer estado). Indica que el byte menos significativo del bus de direcciones tiene una direccin vlida para una operacin de lectura o escritura con puertos. Esta seal tambin es generada concurrentemente con M1 durante el ciclo de reconocimientos de una interrupcin para indicar que un vector de respuesta a interrupcin puede ser colocado en el bus de datos. requiere efectuar una operacin de lectura de datos desde la memoria o dispositivos de entrada/salida.

RD (Read). Lectura (Salida, Activa en bajo, Tercer estado). Indica que el CPU

WR (Write). Escritura (Salida, Activa en bajo, Tercer estado). Indica que el bus de

datos del CPU mantiene un dato vlido para ser almacenado en la localidad indicada de memoria o entrada/salida.

Funcin de las terminales


BUSREQ (Bus Request). Requerimiento del bus (Entrada, Activa en bajo). Esta

seal tiene una prioridad ms alta que NMI y siempre es reconocida al finalizar el ciclo de mquina en ejecucin. Coloca el bus de direcciones, el bus de datos y a las seales de control MREQ, IORQ, WR y RD del CPU en el estado de alta impedancia (High-Z) de tal forma que otros dispositivos puedan controlar estas lneas.
BUSACK (Bus Acknowledge). Reconocimiento del bus (salida, activa en bajo). Esta

seal es empleada para indicar al dispositivo que solicit los canales de comunicacin que los canales de; direcciones, datos y las terminales de control con tercer estado del CPU han sido colocadas en el estado alta impedancia y que el dispositivo externo puede tomar el control de estas seales.
CLK (Clock). Reloj (Entrada). Reloj nivel MOS de fase simple. +5 Vdc. Terminal de alimentacin de voltaje positiva. +5 Vdc 5%. GND (Ground). Terminal de referencia del voltaje de alimentacin.

Mapa de memoria fsico


Se le llama mapa de memoria fsico a la representacin de los

bloques en que se ha dividido el espacio de memoria direccionable por el microprocesador.


Cada bloque o particin corresponde al rango de direcciones

ocupado por un circuito de memoria, de acuerdo a la asignacin que se haya hecho de las lneas del bus de direcciones que no van conectadas a las entradas de direcciones de los circuitos de memoria.

MAPA DE MEMORIA DEL uP Z80


0000 H 0001 H 0002 H 0003 H 0004 H 0005 H 0006 H 0007 H 0008 H 0009 H 000A H 000B H 000C H 000D H 000E H 000F H

64 K X 8 (64KB)

64 Kilo Localidades

FFF0 H FFF1 H FFF2 H FFF3 H FFF4 H FFF5 H FFF6 H FFF7 H FFF8 H FFF9 H FFFA H FFFB H FFFC H FFFD H FFFE H FFFF H

8 bits por localidad

BANCOS DE MEMORIA DE 32KB


0000 H

BANCOS DE MEMORIA DE 16KB


0000 H

BANCOS DE MEMORIA DE 8KB


0000 H ----------------------------------1FFF H 2000 H ----------------------------------3FFF H 4000 H ----------------------------------5FFF H 6000 H ----------------------------------7FFF H 8000 H ----------------------------------9FFF H A000 H ----------------------------------BFFF H C000 H ---------------------------------DFFF H E000 H ----------------------------------FFFF H

BANCOS DE MEMORIA DE 4KB


0000 H ----------------------------- 0FFF H 1000 H ----------------------------- 1FFF H 2000 H ----------------------------- 2FFF H 3000 H ----------------------------- 3FFF H 4000 H ----------------------------- 4FFF H 5000 H ----------------------------- 5FFF H 6000 H ----------------------------- 6FFF H 7000 H ----------------------------- 7FFF H 8000 H ----------------------------- 8FFF H 9000 H ----------------------------- 9FFF H A000 H ----------------------------- AFFF H B000 H ----------------------------- BFFF H C000 H ---------------------------- CFFF H D000 H ---------------------------- DFFF H E000 H ----------------------------- EFFF H F000 H ----------------------------- FFFF H

-----------------------------------

-----------------------------------

3FFFH 4000 H

-----------------------------------

7FFF H 8000 H

7FFF H 8000 H

-----------------------------------

-----------------------------------

BFFF H C000 H

-----------------------------------

FFFF H

FFFF H

Bibliografa

Uruuela Martnez, Jos Maria. Microprocesadores programacin e

interconexin. McGraw Hill.


Coffron, James W. Practical hardware details for 8080, 8085, Z80, and

6800, Microprocessor System.


Zilog. Z80 CPU Central processing unit technical manual. Fatbrain.com Gaonkar

Ramesh. Z-80 Microprocessor: Architecture, Interfacing,

Programming, and Design, 3/e. Prentice Hall