RTL

Diagrama

Funcionamiento: La forma en la que trabaja este circuito es la siguiente: cuando las tres entradas estn "aterrizadas a tierra" (el smbolo que aparece en la parte ms inferior del diagrama), lo cual equivale a un cero (0) lgico, los tres transistores permanecen desactivados, no conducen ninguna corriente, con lo cual a la salida de los mismos ser igual al voltaje Vcc que equivale al uno (1) lgico. En otras palabras, cuando todas las entradas son (0), la salida es (1). Pero cuando una de las entradas A, B o C recibe un voltaje, un (1), entonces el transistor al cual le llega la seal empieza a conducir, con lo cual se desploma el voltaje de salida. En otras palabras, si cualquiera de las entradas tiene un valor de (1), la salida caer a (0). La salida ser (1) nicamente cuando todas las entradas sean (0). Esta es precisamente la funcin NOR.

Compuerta bsica.-

Caractersticas Abanico de salida.- 5 PUERTAS Retardo de propagacin.- 12 a 25 ns Disipacin de potencia.- 12mW Margen de ruido.- la tensin lgica 0 a la tensin del umbral es de unos 0.5 voltios, pero de la tensin lgica 1 a la tensin de umbral es de solamente unos 0.2 voltios. Valores de voltaje para 1 es 3.6 y 0 es 0.2

DTL
Con este tipo de familia se construyen, principalmente, las puertas NAND y NOR. Recordemos que ambas son una combinacin entre una puerta NOT y una puerta AND u OR. La familia DTL se construye con una puerta de diodos y otra RTL. Posiblemente la manera ms sencilla de implementar funciones lgicas sea mediante el uso de diodos, los cuales permiten el paso de la corriente elctrica en una sola direccin ms no en la direccin contraria. Esta manera de construir funciones lgicas es conocida de varias maneras tales como "Diode Logic", "Diode-Diode Logic" o inclusive como "Diode-Resistor Logic". En el siguiente diagrama esquemtico tenemos la funcin OR implementada con diodos:

El funcionamiento de este circuito es extremadamente sencillo. Si las entradas a los diodosD1 y D2 en las terminales 3 y 4 son "0" (cero voltaje aplicado en ellas) entonces no llegar voltaje alguno a la terminal 1. En pocas palabras, cuando ambas entradas son "0" la salida ser "0". Si aplicamos un voltaje (un "1") a la terminal 3 y mantenemos la entrada a la terminal 4 en "0", entonces la corriente elctrica podr fluir directamente de la terminal 3 a la terminal 1 poniendo un "1" (el voltaje aplicado en la entrada del diodo D1) en la salida. Esta corriente elctrica no puede fluir por el diodo D2 aunque su entrada sea "0" porque el diodo solo es capaz de conducir corriente elctrica en la direccin indicada por la flecha en su smbolo. Con esto, si la entrada en la terminal 3 es "1" y la entrada en la terminal 4 es "0", la salida ser "1". Y lo mismo ocurrir cuando la entrada en la terminal 3 sea "0" y la entrada en la terminal 4 sea "1". En pocas palabras, cuando cualquiera de las entradas es "1" la salida ser tambin "1". Y si ambas entradas son "1" la salida ser "1". Esta es precisamente la accin de un OR.

En el siguiente diagrama esquemtico tenemos la funcin AND implementada con diodos:

Este circuito tambin tiene una explicacin sencilla. Si las entradas a los diodos D1 y D2 en las terminales 4 y 5 son "1", entonces al estar ambos lados de cada diodo al mismo potencial elctrico ninguno de ellos conducir corriente elctrica alguna (la corriente elctrica slo puede fluir de un "1" a un "0") y la terminal 1 se mantendr al mismo nivel del voltaje al cual est conectada a travs de la resistencia R1. En pocas palabras, cuando ambas entradas son "1" la salida ser "1". Si aplicamos un "0" a la terminal 4 y mantenemos la entrada a la terminal 5 en "1", entonces la corriente elctrica podr fluir directamente a travs del diodo D1 de la fuente de voltaje a la terminal 4 siguiendo la flecha simblica del diodo D1, con lo cual el voltaje en la terminal 1 se desplomar al nivel de "tierra elctrica", o sea a " 0". Con esto, si la entrada en la terminal 4 es "0" y la entrada en la terminal 5 es "1", la salida ser "0". Y lo mismo ocurrir cuando la entrada en la terminal 4 sea "1" y la entrada en la terminal 5 sea "0". En pocas palabras, cuando una de las entradas es "0" la salida ser "0". Y si ambas entradas son "0" la salida ser "0". Esta es precisamente la accin de un AND.

Caractersticas Abanico de salida (fan-out) Especifica el nmero de cargas estndar que es posible conectar a la salida de la compuerta sin degradar su funcionamiento normal.

Retardo de propagacin Es el tiempo medio de transicin que la seal tarda al propagarse de la entrada a la salida. Disipacin de potencia Es la energa consumida por la compuerta y que la fuente de poder debe de suministrar. Margen de ruido. Es el voltaje externo mximo de ruido que puede aadirse a una seal de entrada sin causar un cambio indeseable en la salida del circuito. El circuito bsico de la familia lgica digital DTL es la compuerta AND. Compuerta DTL bsica NAND La disipacin de potencia de una compuerta DTL es aproximadamente 12 mW y el retardo de propagacin promedia 30 ns. El margen de ruido es de alrededor de 1 V y es posible un abanico de salida tan alto como 8. El abanico de salida de la compuerta DTL est limitado con la corriente mxima que puede fluir en el colector del transistor saturado.

ECL
Diagrama

La familia ECL, que quiere decir Lgica Acoplada en Emisor (emmiter-coupled logic), son unos circuitos digitales los cuales usan transistores bipolares, pero a diferencia de los TTL en los ECL se evita la saturacin de los transistores, esto da lugar a un incremento en la velocidad total de conmutacin. La familia ECL opera bajo el principio de conmutacin de corriente, por el cual una corriente de polarizacin fija menor que la corriente del colector de saturacin es conmutada del colector de un transistor al otro. Este tipo de configuraciones se les conoce tambin como la lgica de modo de corriente (CML; current-mode logic). El circuito bsico para los ECL es principalmente la configuracin del amplificador diferencial. Los niveles lgicos para la familia ECL son los siguientes: 0 lgico -1.7V 1 lgico -.8V En la familia ECL los transistores nunca se saturan, esto hace que la velocidad de conmutacin sea muy alta, el tiempo comn de retardo es de entre 2s y 8s. Los mrgenes de ruido en el peor de los casos son de 250mV. Esto hace que los ECL un poco inseguros para utilizarse en medios industriales de mucho trabajo. La disipacin de potencia en una compuerta ECL es de 40mV, muy alta en comparacin a las otras familias. Otra desventaja es su voltaje de alimentacin negativo y niveles lgicos que no son compatibles con las dems familias y esto dificulta el uso de las ECL en conjuncin con los circuitos TTL y MOS. El flujo de corriente total en el circuito ECL permanece constante, no importa su estado lgico esto ayuda a mantener un consumo de corriente invariable en el suministro de potencia del circuito.

Fan Out ECL 25

Disipacin de potencia (mW) 25

Demora de propagacin (s) 2a8

Margen de Ruido (V) 250

ECL representa la lgica de acoplamiento por emisor. La configuracin bsica del circuito consiste en un par de transistores NPN con sus emisores conectados entre s y alimentados por una fuente de corriente como se muestra en la figura. Q1 y Q2 se conoce normalmente como el interruptor diferencial. En el estado estacionario, o bien Q1 o Q2 est encendido pero no ambos, y el estado lgico de salida se determina por la diferencia de tensin entre las bases de Q1 y Q2. Si Vb1 Vb2> 200 mV, Q1 se encender y Q2 apagado, y viceversa. Las entradas pueden funcionar con diferencial o de terminacin nica. En el modo de un solo extremo, la base no accionado debe estar conectado a una tensin de polarizacin adecuada, VBB, que o bien se suministra internamente por el dispositivo, o externamente. Los voltajes desarrollados en los colectores de Q1 y Q2 estn conectados a un par de seguidores de emisor, Q3 y Q4. Las salidas se toman en los emisores de Q3 y Q4. Tenga en cuenta que los emisores de salida estn abiertos, y, a diferencia de TTL / CMOS circuitos, no habr salida hasta una resistencia pull-down est conectado al emisor abierto. Esta resistencia pull-down juega un papel muy importante en la determinacin del rendimiento del circuito ECL