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5.4 FAMLIAS DE INTEGRADOS

5.4.1 Famlia DTL

CIRCUITOS

DIGITAIS

A famlia DTL (Diode Transstor Logic), comporta circuitos lgicos formados a partir de diodos e transistores. Esta famlia uma extenso da lgica com diodos, permitindo-nos formar alm dos blocos AND e OR, os blocos NAND e NOR. Analisaremos neste tpico o princpio do funcionamento de um circuito bsico de uma porta NAND da famlia DTL cujo circuito bsico apresentado abaixo:
Figura 5.11

Circuito bsico da famlia DTL

A B

+Vcc Rb D1 X D2 D3

+Vcc Rc S T1

Se uma das entradas A ou B estiver no nvel 0, ou seja, 0V, o dodo correspondente estar conduzindo e, considerando este dodo como sendo real, no nodo do dodo D3 X teremos um potencial de 0,7 V (silcio). Este potencial ser menor que o de incio de conduo referente malha formada pelo dodo D3 e pela juno base-emissor do transstor, que aproximadamente 1,5V (0,7V do D3 e 0,8V do T1). Com isso teremos D3 cortado e consequentemente T1, tambm, pois no fluir corrente pela sua base e isso far com que a tenso em S seja igual aproximadamente a +Vcc, ou seja, nvel 1. No caso em que A e B estiverem no nvel 1, ou seja +Vcc, D1 e D2 estaro cortados, logo fluir uma corrente por D3 vinda de Rb, entrando na base de T1 levando-o

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saturao. Isso far com que a tenso em S seja igual a 0,3V, ou seja, nvel 0. Transpondo-se essas situaes para uma tabela da verdade, teremos (donde notaremos que esse circuito se comporta como uma porta NAND):

Tabela 5-2. Tabela de verdade da porta NAND

A 0V 0V 5V 5V

B 0V 5V 0V 5V

S 5V 5V 5V 0V

Como sabemos, a partir de uma porta NAND, podemos formar todos os outros blocos lgicos, portanto, com esse circuito visto, podemos formar todos os outros blocos lgicos desta famlia.

Caractersticas principais da famlia DTL

Para avaliarmos uma famlia de circuitos lgicos qualquer, precisamos analisar as suas principais caractersticas normalmente encontradas nos manuais. Essas caractersticas avaliam o circuito quanto: ao bloco lgico principal, Leque de sada, potncia dissipada, imunidade a rudo e ao tempo de atraso. A famlia DTL tem as seguintes caractersticas: Seu bloco lgico principal, como vimos, a porta NAND, pois a partir dessa poderemos formar qualquer outro bloco lgico Na famlia DTL podemos conectar sada de um bloco, um nmero aproximado de 7 blocos lgicos, ou seja, teremos um Leque de sada igual a 7. Os blocos lgicos da famlia DTL dissipam uma potncia de ordem de 10mW. A imunidade ao rudo nos circuitos DTL da ordem de 0,8V. Isso facilmente compreendido, pois o incio de conduo do transstor T1 da porta bsica se faz quando temos um potencial superior a 0,8V nas

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entradas (o potencial em X ser 0,7V menor que o potencial das entradas). Portanto, se tivermos um nvel de rudo superior a 0,8V, o circuito visto poder deixar de funcionar como uma porta NAND. Esta famlia apresenta um tempo de atraso de ordem de 30ns, Esse tempo de atraso se deve ao tempo de comutao dos dodos e dos transstores internos aos blocos.

5.4.2 Famlia DCTL

A famlia DCTL (Direct-Coupled Transistor Logic) possui esse nome devido configurao bsica de seus circuitos que utilizam transstores acoplados directamente. uma famlia onde temos circuitos simples, de fcil compreenso e tambm de fcil construo em circuitos integrados. Pela sua prpria caracterstica de construo possuem uma tenso de alimentao baixa, em torno de 3V. Vejamos a seguir os circuitos que, nesta famlia, podem ser utilizados como blocos principais
Figura 5.12

Realizao da porta NAND na famlia DCTL

+Vcc Rc S A B T1 T2

PORTA NAND Quando tivermos pelo menos uma das entradas em nvel 0, ou seja 0V, teremos pelo menos um dos transistores T1 ou T2 cortados, fazendo com que a tenso de sada em S seja igual a +Vcc, ou seja, nvel 1. Quando tivermos ambas as entradas A e B em nvel 1, ou seja +Vcc, teremos tanto T1 como T2 saturados fazendo com que tenhamos na sada um valor baixo de tensao, ou seja, nvel zero. Transpondo-se essa situao para uma tabela da ver dade, teremos uma tabela idntica Tab. 12.2 que corresponde a uma porta NAND.

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PORTA NOR
Construamos o circuito da Fig. 10.13 que representa uma configurao bsica, na famlia DCTL, de uma porta NOR: Como podemos notar, quando tivermos pelo menos uma das entradas em nvel 1, ou seja +Vcc, teremos o respectivo transistor saturado e, por conseguinte, na sada S teremos uma tenso de saturao igual a 0,3V, ou seja, nvel 0. Quando tivermos ambas as entradas no nvel 0, teremos os dois transistores cortados e, consequentemente, na sada S, teremos a tenso +Vcc, ou seja, nvel 1. Transpondo-se essa situao para uma tabela da verdade, teremos veremos que corresponde tabela duma porta NOR.
Tabela 5-3. Tabela de verdade da porta NOR

A 0V 0V 5V 5V
Figura 5.13

B 0V 5V 0V 5V

S 5V 0V 0V 0V

Realizao da porta NOR na famlia DCTL

A T1
V1

+Vcc Rc S B T2
V2

Caractersticas principais da famlia DCTL

Possui como blocos lgicos principais as portas NAND e NOR.

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Na famlia DCTL temos um Leque de sada igual a 2, ou seja, no podemos ligar mais de dois blocos na sada de um bloco, pois rapidamente sobrecarrega a resistncia Rc. Essa uma das grandes limitaes desta famlia. A potncia de dissipao dos blocos desta famlia muito baixa, pois os transstores em situaes de corte ou saturao dissipam uma pequena potncia. Esta famlia usa muito poucos resistores que so os principais responsveis pela dissipao de potncia. A imunidade ao rudo dos circuitos desta famlia baixa, pois qualquer variao da tenso de entrada poder fazer facilmente com que um dos transstores (Figura 5.12 ou Figura 5.13) saia da situao de corte e entre para a situao de saturao ou na situao de nvel lgico no definido.

5.4.3 Famlia RTL

A famlia RTL (Resistor-Transistor Logic) utiliza somente transistores e resistores em seus circuitos. Trata-se de uma das primeiras famlias transpostas para os circuitos integrados. Esta famlia semelhante famlia DCTL somente que seus circuitos no possuem acoplamento directo dos transstores Analogamente famlia DCTL, possui circuitos simples e de fcil compreenso. Analisaremos o principal bloco lgico (Fig.10.14) referente a esta famlia, que o bloco NOR, sendo que a partir deste podemos formar qualquer outro. Se pelo menos uma das entradas A ou B estiver no nvel lgico 1 (+Vcc), o respectivo transstor entra em saturao levando o nvel da tenso em S para 0,3V, ou seja, nvel 0. esse comportamento revela que estamos em presena duma porta NOR

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5.4.6 Famlia TTL

A famlia TTL (Transstor-Transistor Logic) oriunda da famlia DTL com a diferena de que na TTL utilizamos os transistores multi-emissores que resultam numa srie de vantagens, tais como: eliminao da rede de dodos e resistores de entrada, maior velocidade de comutao e ainda maior facilidade de construo em escala integrada, resultando num menor custo por unidade. Trata-se de uma famlia das mais difundidas e utilizadas hoje em dia, devido tambm ao seu fcil manuseio Vejamos a seguir o circuito bsico do bloco lgico principal desta famlia, que a porta NAND. Esse circuito apresenta funcionamento semelhante porta NAND da familia DTL, contudo o conjunto de diodos de entrada foi substitudo pelo transstor multi-emissor. Vejamos a seguir o funcionamento bsico desse circuito:

Figura 5.17

Circuito do bloco bsico da famlia TTL

+Vcc Rb A B X T1 Rc S T2

Quando tivermos pelo menos uma das entradas em nvel lgico 0, ou seja, 0V, teremos a respectiva juno Base-Emissor do transstor multi-emissor T1 conduzindo, levando este saturao. Isso far com que o ponto X apresente um baixo potencial, logo o transstor T2 estar cortado; nesses casos temos na sada S uma tenso igual a + Vcc, ou seja, nvel 1. Quando tivermos ambas as entradas em nvel 1, ou seja, +Vcc, teremos o transstor multi-emissor cortado. Isso faz com que a juno Base-Colector deste(T1) fique directamente polarizada, fluindo por esta uma corrente que ir T2 e o leva saturao; nesse caso teremos na sada S uma tenso igual a

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0,3V, ou seja, nvel 0. Transpondo-se essas situaes para a tabela da verdade, teremos a tabela duma porta NAND. Notamos ainda que tanto aplicando nvel 1 (+Vcc) como deixar o terminal de entrada em aberto, teremos a respectiva juno Base-Emissor cortada. Se tivermos ambas as entradas em nvel 1 (+Vcc) ou em aberto, teremos T1 cortado e a juno Base-Colector deste polarizada directamente. Portanto, nesta famlia, vemos que um terminal de entrada em aberto equivalente a uma entrada com nvel 1. Para aumentarmos o nmero de entradas do bloco NAND basta aumentarmos o nmero de emissores do transstor multi-emissor T1. Os outros blocos desta famlia, podem ser formados partir deste. Esta famlia, como todas as outras, possibilita a compatibilidade para a conexo de outros blocos tanto na entrada como na sada, respeitando-se a caracterstica de Leque de sada

Caractersticas principais da famlia TTL

Os circuitos desta famlia seguem as seguintes especificaes: 1.) Para fins comerciais (srie 74). 2.) Para fins militares (srie 54). Os valores lidos em manuais so valores dos diversos parmetros para uma tenso de alimentao de 5V a 25C. A s especificaes comerciais (srie 74) devem garantir o funcionamento com 5% de tolerncia numa faixa de temperatura de temperatura de 0C a +75C. As especificaes militares (srie 54) garantem o funcionamento com 10% de tolerncia numa faixa de temperatura de -55C a +125C. Os principais parmetros encontrados nos manuais so: Vcc - Na famlia TTL, teremos para todos os blocos uma alimentao de 5V. Para a srie 54 teremos Vcc mnimo = 4,5V e Vcc mximo = 5,5V que so valores dentro da especificao militar de 10% de tolerncia. Para a srie 74, teremos Vcc mnimo = 4,75V e Vcc mximo = 5,25V que so valores dentro da especificao comercial de 5% de tolerncia. VIH - Tenso que garante nvel 1 na entrada. Nesta famlia o VIH mnimo de 2V, ou seja, para VIH menor do que 2V o bloco poder no interpretar o valor de tenso de entrada como nvel 1.

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VIL - Tenso que garante nvel 0 na entrada. Nesta famlia o VIL mximo da ordem de 0,8V. VOH - Nvel 1 de tenso de sada. O valor VOH mnimo de 2,4V, ou seja, quando um bloco apresentar nvel 1 de sada a tenso de sada mnima ser de 2,4V. Podemos notar que este valor compatvel com VIH mnimo (do bloco seguinte) que de 2V. VOL - Nvel 0 de tenso de sada. O valor VOL mximo da ordem de 0,5V, ou seja, quando um bloco apresenta nvel 0 de sada a tenso de sada mxima ser de 0,5V. Podemos notar tambm que esse valor ser compatvel com VIL mximo (do bloco seguinte) que de 0,8V. IOH - Corrente de nvel 1 de sada. Esse valor mostra a mxima corrente que podemos drenar de um bloco quando este tem a sada em nvel 1.

Famlia TTL com Colector Aberto.

A famlia TTL possui alguns blocos lgicos com construo em colector aberto (open colector). Os circuitos desses blocos so semelhantes aos blocos convencionais com a nica diferena de no terem o resistor de colector ligado ao +Vcc. Este deve ser ligado externamente quando da utilizao do bloco. Esta configurao, de colector aberto, permitem-nos a ligao de vrios blocos por um mesmo fio, possuindo todos eles o mesmo resistor de colector (externo). O revs desta vantagem que se no ligarmos o resistor externo poderemos ter uma danificao do bloco. Por outro lado o uso do resistor externo permite um ajustamento do leque de sada, pois este que influencia naquela caractersticas.

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5.4.7 Famlia MOS

A famlia MOS Logic (Metal Oxide Semiconductor Logic) composta por circuitos base dos MOSFETS que so transistores de efeito de campo construdos a partir da tecnologia MOS. Apresentam como caracterstica uma maior facilidade de construo em escala integrada, de forma a conseguirmos um grande nmero de elementos de circuitos dentro de um mesmo encapsulamento. Graas a essa caracterstica, encontram sua grande aplicao em circuitos de memrias de grande capacidade nos microprocessadores. Vejamos a seguir o circuito bsico do bloco lgico principal desta famlia que a porta NAND O funcionamento do circuito da Figura 5.18 anlogo ao da Figura 5.12. O que difere nos dois o sinal que controla a sada dos transistores. Enquanto o bipolar controlado pela corrente de base, o unipolar (FET) controlado pela tenso da porta (gate)
Figura 5.18 -VDD T3 S A B T1 T2

Circuito do bloco bsico da famlia MOS

Quando pelo menos uma das entradas estiver com 0V, ou seja, nvel 0, teremos o respectivo MOSFET cortado, impondo assim uma tenso de sada igual a -VDD. Quando ambas entradas estiverem em - VDD (nvel 1 em lgica negativa) teremos tanto T1 como T2 conduzindo, logo o potencial de sada ser igual a zero. A impedncia de entrada desse circuito elevada, pois a entrada feita atravs dos gates dos MOSFET. Isto contribui positivamente para o leque de sada como veremos nas caractersticas.

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Caractersticas principais da famlia MOS

O bloco principal desta famlia a porta NAND. Leque de sada igual um pouco acima de 20. A impedncia de entrada dos FET muito elevada. Por isso a corrente drenada das portas que alimentam cada entrada muito pequena permitindo aumentar a quantidade de blocos que possam ser ligados uma sada. Os blocos desta famlia dissipam potncias relativamente baixas, levando-se em considerao o grande numero de componentes dentro de um mesmo encapsulamento. Esses circuitos apresentam uma alta imunidade ao rudo. A grande desvantagem desta famlia o atraso de propagao, que da ordem de 300ns, que, como podemos notar, o maior tempo de atraso de todas as famlias.

5.4.8 Famlia CMOS

A ltima famlia abordada aqui a famlia CMOS (complementary MOS). Esta a mais recente das famlias de circuitos lgicos. Tem seus circuitos construdos basicamente de pares de MOS canal n e MOS canal p. Suas configuraes bsicas permitem, como na famlia MOS logic, uma larga escala de integrao com os blocos formados a partir desta tcnica. Esta famlia a que consome a mais baixa potncia de todas as famlias, sendo esta uma de suas importantes caractersticas. Outra importante caracterstica o seu grande Leque de sada que por se tratar de circuitos de alta impedncia de entrada permitem um grande numero de blocos ligados nas suas sadas. Quanto alimentao, esta famlia permite uma larga faixa que garante um bom funcionamento desde 3V ate l8V. Vejamos agora o funcionamento dos blocos lgicos principais desta famlia que so as portas NOR e as portas NAND.

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Figura 5.19

Realizao da porta NOR na famlia CMOS

Vamos analisar, primeiramente, o circuito bsico de uma porta NOR da famlia C MOS(Figura 5.19). Quando ambas as entradas estiverem em zero, os transstores MOS, canal p, T1 e T2, estaro conduzindo e os outros, canal n, T3 e T4, estaro cortados. Isso far com que a tenso de sada assuma valor igual a +VDD. Quando pelo menos uma das entradas estiver em +VDD (nvel 1), teremos o MOS canal n, T3 ou T4 , respectivo conduzindo, fazendo com que na sada tenhamos tenso igual a zero. Transpondo-se essas situaes para uma tabela de verdade, encontraremos o funcionamento duma porta NOR. Analisemos o circuito da Figura 5.20. Quando pelo menos uma das entradas estiver no nvel 0, o respectivo MOS canal n, T3 ou T4 estar cortado e o respectivo MOS canal p, T1 ou T2 estar conduzindo, logo teremos na sada uma tenso igual a +VDD (nvel 1). Quando ambas as entradas estiverem em +VDD, tanto T3 como T4 estaro conduzindo e tambm T1 e T2 estaro cortados, logo teremos na sada uma tenso igual a zero. Transpondo-se essas situaes para uma tabela da verdade, teremos o funcionamento duma porta NAND Como sabemos, tanto a partir de portas NOR como a partir de portas NAND, podemos esquematizar qualquer outro bloco.

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Figura 5.20

Realizao da porta NAND na famlia CMOS

Caractersticas principais da famlia MOS

Blocos lgicos principais portas NOR e NAND. Leque de sada maior que 50. Potncia dissipada por bloco da ordem de 10 nW. Esta famlia possui uma alta imunidade ao rudo. A grande desvantagem desta famlia o seu tempo de atraso que da ordem de 60ns.

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