Escola de Enxeera Industrial Grado en Ingeniera en Electrnica Industrial y Automtica Prcticas de Electrnica Digital y Microcontroladores

PRCTICA 5 INTRODUCCIN A LA REALIZACIN DE CIRCUITOS DIGITALES MEDIANTE FPGA

1. INTRODUCCIN En esta prctica se implementa un diseo en una FPGA que combina una parte combinacional y otra secuencial. Como en las anteriores, el circuito resultante se conecta por medio de los terminales de entrada/salida del dispositivo a componentes externos disponibles en la placa DE0. Este proceso de asignacin de terminales de la FPGA para conectarse con el exterior se haba realizado incorporando la informacin en el fichero .qsf proporcionado por el profesor. En esta prctica el alumno realizar dicha asignacin. Para ello se deben consultar tanto las hojas de caractersticas del dispositivo como la documentacin de la placa de desarrollo DE0 utilizada. 1. En la primera parte se modela en VHDL un circuito (entidad cronmetro) que permite interactuar con componentes de la placa externos a la FPGA. Se trata de un circuito contador con etapas de decodificacin de BCD a visualizadores de 7 segmentos. 2. En la segunda parte se prueba el circuito desarrollando un experimento de prueba (test_bench) adecuado. 3. En la tercera parte se define un fichero de restricciones a la sntesis donde se especifica la asignacin de los terminales de entrada/salida de la entidad cronmetro (asignacin ya fijada por el fabricante de la placa).

2. OBJETIVOS DE APRENDIZAJE. Manejo de la documentacin asociada a un dispositivo configurable. Identificacin del hardware especfico de las placas con circuitos reconfigurables. Estudio de los perifricos disponibles. Interaccin de un diseo ejemplo sintetizado en la FPGA con componentes perifricos.

3. TAREAS PREVIAS AL LABORATORIO Para preparar adecuadamente la prctica de laboratorio, adems de leer detenidamente este enunciado, el alumno debe realizar las siguientes tareas previas:

Prctica 1.5: Introduccin a la Realizacin de Circuitos Digitales Mediante FPGA

1. Revisar, si es necesario, los vdeos explicativos del funcionamiento de la herramienta de diseo Quartus en sus funcionalidades ms bsicas (inicio.exe y simulacionrtl.exe). 2. Revisar y entender los contenidos experimentados de las prcticas 2 y 4. 3. Consultar las hojas caractersticas de los dispositivos de la familia Cyclone III (cyclone3_handbook) y extraer el dato correspondiente al nmero de terminales que presenta la FPGA de trabajo (EP3C16F484). 4. Consultar la documentacin de la placa (DE0_User_manual) y determinar el nombre de los terminales (pines) ya conectados a las entradas de los visualizadores de siete segmentos. 5. Analizar, comprender y completar el cdigo que modela el cronmetro disponible en Faitic. Consultar cualquier duda con el profesor con suficiente antelacin. Para ello leer adems el documento (funciones.pdf). 6. Realizar el cdigo de un decodificador binario a 7 segmentos para poder conectar el cronmetro a los visualizadores. 7. Realizar el ejercicio de preparacin de la Prctica 5 en la plataforma TEMA.

4. DEFINIR UN NUEVO PROYECTO PARA EL MODELADO Y SNTESIS DE LA ENTIDAD cronometro. COMPILACIN Y SNTESIS Tarea 4.1: Abrir la herramienta de diseo QuartusII de Altera y definir un nuevo proyecto. Aadir al proyecto como fichero de diseo el que se encuentra en Faitic con el nombre cronometro.vhd previamente modificado segn se propone en las tareas de preparacin de la prctica (men Project Add/Remove files in project seleccionar el fichero de diseo VHDL). Tarea 4.2: Compilacin y sntesis del diseo definido (ventana Task Compile Design).

5. SIMULACIN Y PRUEBA. Tarea 5.1: Segn se ha realizado en prcticas anteriores, definir un experimento de prueba (test_bench) en el entorno de simulacin (Modelsim). El fichero de prueba .vht generarlo a partir de Processing Start Start Test Bench Template Writer y a partir de l incorporar los estmulos que sean necesarios. Completar el cronograma 1 de la hoja de resultados situada al final de este enunciado. 6. GENERACIN DE UN FICHERO DE ASIGNACIONES (.qsf, Quartus II Settins File) PARA REALIZAR LA ASIGNACIN DE PINES ADECUADA AL DISEO DE LA PLACA.

Prctica 1.5: Introduccin a la Realizacin de Circuitos Digitales Mediante FPGA

Tarea 6.1: El fichero cronometro.qsf ya existe en el directorio del proyecto. Se ha generado en el momento de definicin del proyecto y ya contiene algunas asignaciones. Para asignar los puertos de entrada/salida de la entidad cronometro a los terminales adecuados, se debe incluir una nueva lnea para cada uno de la forma: set_location_assignment PIN_FPGA -to puerto_entidad PIN_FPGA debe seguir una nomenclatura adecuada y diferente para cada dispositivo. puerto_entidad es el nombre del puerto en el fichero vhdl de diseo. Para realizar la asignacin correcta: a) Elegir uno de los diez switches disponibles para conectar al terminal reset Comprobar el nombre del pin asociado segn la documentacin de la placa. b) Comprobar en dicha documentacin el nombre del terminal reservado a la conexin de reloj (clk) asociado al oscilador externo de 50 Mhz. c) Comprobar tambin los pines conectados a los visualizador de 7 segmentos y realizar la asociacin directa con cada bit de los vectores de salida segmentos. Es posible realizar una asignacin asistida por un entorno grfico denominada Pin Planner (men Assignments Pin Planner). En este caso, en laboratorio se genera el cronometro.qsf en modo edicin y se comprueba como dicha herramienta interpreta de forma correcta la informacin de dicho fichero.

7. CONFIGURACIN DE LA FPGA Y PRUEBA DEL CRONMETRO

Tarea 7.1: Actualizar la informacin del proyecto (men File

Save All). A continuacin es necesario volver a compilar el diseo para incorporar esta nueva informacin al proceso de sntesis (Doble Click sobre Compile Design en la ventana Task). Activar el entorno de configuracin (programa Impact) haciendo doble Click sobre Program Device en la ventana Task, configurar segn se ha procedido en prcticas anteriores y probar el funcionamiento del cronmetro.

8. MODIFICACIN DEL DISEO

Tarea 8.1: Modificar el diseo de partida (cronmetro.vhd) para incluir una seal de

habilitacin (enable), sintetizar el diseo en la placa siguiendo todos los pasos necesarios.
Cuestin 8.1: Analizar el comportamiento del nuevo circuito reflejndolo en el cronograma

2.

Prctica 1.5: Introduccin a la Realizacin de Circuitos Digitales Mediante FPGA

PGINA DEL PROFESOR (para entregar al terminar la prctica)

Alumno 1: Apellidos Alumno 2: Apellidos

Nombre Nombre

.. ..

Grupo:

Cronograma 1:

clk reset Segmentos3 Segmentos2 Segmentos1 Segmentos0

ns
10 20 30 40 50 60 70 80 90 0 10 20 30 40 50 60 70 80

Cronograma 2:

clk reset enable Segmentos3 Segmentos2 Segmentos1 Segmentos0

ns
10 20 30 40 50 60 70 80 90 0 10 20 30 40 50 60 70 80

Tareas: 4 5 6 7 8