CONCEITOS DIVERSOS - PROCESSADORES

ndice de contedos
Diagrama arquitetural de um processador:....................................................................................................2 FSB (Front Side Bus).....................................................................................................................................2 Pipeline..........................................................................................................................................................3 Hyper- !reading ou !iperprocessamento ....................................................................................................." Hyper ransport.............................................................................................................................................." FP#................................................................................................................................................................" $ac!e..............................................................................................................................................................% $ac!e &'...................................................................................................................................................% $ac!e &2...................................................................................................................................................% $ac!e &3...................................................................................................................................................( )em*ria $ac!e + conceitos:.....................................................................................................................( ,rquitetura de -on .eumann e Har-ard........................................................................................................( Barramento (Bus):........................................................................................................................................../ Barramento + $lassi0ica12o:....................................................................................................................../ 3 4S,.........................................................................................................................................................5 3 P$4.........................................................................................................................................................5 3 ,6P.......................................................................................................................................................7 3 #SB.......................................................................................................................................................7 3 F489:489 .........................................................................................................................................'; 3 P$4 9<P89SS.....................................................................................................................................'; ,rquiteturas 84S$ e $4S$...........................................................................................................................'; $4S$........................................................................................................................................................'; 84S$........................................................................................................................................................'' ,rquitetura $4S$ -ersus 8isc ............................................................................................................'2 8964S 3S...................................................................................................................................................'2 48=...............................................................................................................................................................'7 Hist*ria.........................................................................................................................................................22 >%............................................................................................................................................................22 .e?6en @ >(............................................................................................................................................22 ,t!lon (>/).............................................................................................................................................23 Duron.......................................................................................................................................................23 Sempron..................................................................................................................................................23 ,t!lon <P@)P.........................................................................................................................................2" ,)D(" (>5)...........................................................................................................................................2" ,t!lon ("............................................................................................................................................2" ,t!lon (" <2......................................................................................................................................2" ,t!lon (" F<......................................................................................................................................2" P!enom....................................................................................................................................................2" Parcerias..................................................................................................................................................2" Sites Di-ersos...............................................................................................................................................2(

Diagrama arquitetural de um processador:

FSB (Front Side Bus)

9m P$sA o Barramento 0rontal (Front Side Bus ou FSB em inglCs) D o Barramento de trans0erCncia de dados que transporta in0orma12o entre a #$P e o nort!Bridge da placa-m2e. ,lguns computadores tamBDm possuem um Barramento traseiro (ou BacEside Bus) o qual conecta a #$P F mem*ria cac!e interna. 9ste Barramento e a mem*ria cac!e associada a ela podem ser acessados muito mais rapidamente do que a 8,) do sistema atra-Ds do Barramento 0rontal. , largura de Banda ou t!roug!put te*rico mG?imo do Barramento 0rontal D determinado pelo produto da largura da -ia de dadosA 0requCncia de clocE (ciclos por segundo) e a quantidade de trans0erCncias de dados realiHadas por ciclo do clocE. Por e?emploA um FSB com largura de 32 Bits (" Bytes) operando a uma 0requCncia de ';; )HH e que realiHe " trans0erCncias por cicloA possui uma largura de Banda de '(;; megaBytes por segundo ()B@s). , quantidade de trans0erCncias por ciclo de clocE D dependente da tecnologia usada. Por e?emploA a 6 &I realiHa uma trans0erCncia@cicloA a 9J( realiHa duas trans0erCncias@ciclo e a ,6 &I realiHa quatro trans0erCncias@ciclo. , 4ntel denomina a tDcnica de " trans0erCncias por ciclo de =uad Pumping. De-e ser oBser-ado que muitos 0aBricantes !oKe em dia anunciam a capacidade do FSB em megatrans0ers por segundo () @s)A n2o na 0requCncia do clocE do FSB em mega!ertH ()HH). 4sto de-e-se ao 0acto de que a 0requCncia real D determinada pela quantidade de trans0erCncias que podem ser realiHadas a cada ciclo de clocEA Bem como pela 0requCncia do clocE. Por e?emploA se uma placa-m2e (ou processador) possui um FSB de 2;; )HH e realiHa " trans0erCncias por ciclo de clocEA o FSB D dito como de 5;; ) @s.

Pipeline
Pipeline D uma tDcnica de !ardLare que permite que a $P# realiHe a Busca de uma ou mais instru1Mes alDm da pr*?ima a ser e?ecutada. 9stas instru1Mes s2o colocadas em uma 0ila de mem*ria (dentro da $P#) onde aguardam o momento de serem e?ecutadas., tDcnica de pipeline D utiliHada para acelerar a -elocidade de opera12o da $P#A uma -eH que a pr*?ima instru12o a ser e?ecutada estG normalmente armaHenada dentro da $P# e n2o precisa ser Buscada da mem*riaA normalmente muito mais lenta que a $P#. ,lgumas $P#s incluem conceitos muito mais a-an1ados de pipeline:

PrD-decodi0ica12o: a $P# pode iniciar a decodi0ica12o de di-ersas instru1Mes (paralelamente) e antes do momento das mesmas serem e?ecutadas. 9?ecu12o 0ora-de-seqNCncia: algumas $P#s podem alDm de prD-decodi0icarA e?ecutar prD-iamente um determinado nOmero de instru1Mes. .uma etapa posteriorA a ordem de e?ecu12o D -eri0icada e os resultados das opera1Mes s2o consolidados na sua ordem correta. Pre-is2o de des-io: caso e?ista uma instru12o de des-io dentro do pipeline e a sua e?ecu12o 0or consolidadaA todas as instru1Mes posteriores a mesma e que se encontram na 0ila de-em ser aBortadas

Hyper-T reading ou iperprocessamento

P uma tecnologia usada em processadores que o 0aH simular dois processadores tornando o sistema mais rGpido quando se usa -Grios programas ao mesmo tempo. 9sse processo todo rende um acrDscimo de atD 2;Q na -elocidade dos programas desde que esteKam sendo e?ecutados simultaneamente. P uma tecnologia desen-ol-ida pela 4ntel e 0oi primeiramente empregada no processador Pentium " de nOcleo .ort!LoodA de 32 Bit. Thread, ou lin!a de e?ecu12o em portuguCsA D uma 0orma de um processo di-idir a si mesmo em duas ou mais tare0as que podem ser e?ecutadas simultaneamente. 3 suporte F t!read D 0ornecido pelo pr*prio sistema operacional (S3)A no caso da >ernel-&e-el !read (>& )A ou implementada atra-Ds de uma BiBlioteca de uma determinada linguagemA no caso de uma #ser-&e-el !read (#& ). #ma lin!a de e?ecu12o permite que o usuGrio de programaA por e?emploA utiliHe uma 0uncionalidade do amBiente enquanto outras lin!as de e?ecu12o realiHam outros cGlculos e opera1Mes. 9m !ardLares equipados com uma Onica $P#A cada lin!a de e?ecu12o( !read) D processada de 0orma aparentemente simultRneaA pois a mudan1a entre uma lin!a e outra D 0eita de 0orma t2o rGpida que para o usuGrio isso estG acontecendo paralelamente. 9m !ardLares com multiplos $P#s ou multicores as lin!as de e?ecu12o( !reads) podem ser realiHadas realmente de 0orma simultRneaS 3s sistemas que suportam apenas uma Onica lin!a de e?ecu12o s2o c!amados de monot!read e aqueles sistemas que suportam mOltiplas lin!as de e?ecu12o s2o c!amados de multit!read.

HyperTransport
P uma tecnologia que permite criar intercone?Mes Bidirecionais ponto a ponto de processadores com grande largura de BandaA Bai?a latCncia e de maneira escalG-el. 3 padr2o da tecnologia D aBertoA sendo gerenciado e promo-ido por um cons*rcio de empresas denominado Hyper ransport $onsortium.9sta tecnologia D utiliHada pela ,)D e pela ransmeta em seus processadores ?5( e pela .J4D4, em seus c!ipsets. Hyper ransport D um Barramento criado a partir dos processadores ,)D(" socEet /%" que 0aH a comunica12o direta entre o processador e os demais dispositi-os da placa m2e. .as -ersMes anteriores ao /%"A os socEet,("(2)A o c!ipset (principal c!ip da placa m2e) controla-a o Barramento de mem*ria e outros componentes ao mesmo tempoS ao surgir o ,)D(" 0oi criado um controle de Barramento e?clusi-o aos outros componentes c!amado de Hyper ransport. Posteriormente a mesma tecnologia 0oi mantida nos processadores seguintes que s2o os de socEet737A ,)2 e ,)2I(P!enoms).

FP!
#nidade de ponto 0lutuante ou #nidade de JTrgula Flutuante (tamBDm aBre-iado por FP#A do inglCs Float Point #nit) D o !ardLare dedicado a e?ecutar opera1Mes matemGticas de dados representados em ponto 0lutuante em um computador. 9sta unidade pode estar integrada na unidade central de processamentoA como acontece na generalidade dos processadores modernosA ou pode ser implementada atra-Ds de um coprocessador matemGtico e?terno. 9?emplos de coprocessadores matemGticos n2o integrados:

5;5/ - $oprocessador matemGtico para traBal!ar com o 5;5(. 5;25/ - $oprocessador matemGtico para traBal!ar com o 5;25(. 5;35/ - $oprocessador matemGtico para traBal!ar com o 5;35(D<.

9?emplos de processadores com #nidade de JTrgula Flutuante integrada:

4ntel i"5(D< 4ntel Pentium

"ac e
.a Grea da computa12oA cac!e D um dispositi-o de acesso rGpidoA interno a um sistemaA que ser-e de intermediGrio entre um operador de um processo e o dispositi-o de armaHenamento ao qual esse operador acede. , -antagem principal na utiliHa12o de uma cac!e consiste em e-itar o acesso ao dispositi-o de armaHenamento - que pode ser demorado -A armaHenando os dados em meios de acesso mais rGpidos. , mem*ria CACHE 0oi desen-ol-ida com Base em dois conceitos c!a-e: U &ocaliHa12o 9spacial + =uando um elemento D pedido os seus -iHin!os tamBDm o ser2o. + #ma lin!a de Cache D lida de uma s* -eH. + P e0iciente traBal!ar com os elementos consecuti-os de uma lin!a de cache. U &ocaliHa12o emporal + =uando um elemento D acedidoA D pro-G-el que o -en!a a ser no-amente em Bre-e. + 3 c*digo de-e ser organiHado de modo a que os dados na cache seKam usados com mais 0requCncia. .a cac!e podemos encontrar -Grios nT-eis:

Cache L1
#ma pequena por12o de mem*ria estGtica presente dentro do processador. 9m alguns tipos de processadorA como o Pentium 2A o &' D di-idido em dois nT-eis: dados e instru1Mes (que VdiHemV o que 0aHer com os dados). , partir do 4ntel "5(A come1ou-se a colocar a &' no pr*prio c!ip WprocessadorX. 6eralmente tem entre '(>B e %'2>B. 3 ,)D Sempron 2(;;I possui (">B de cac!e &'. .este aspeto a 4ntel 0ica a perder em rela12o F ,)DA -isto possuir menor mem*ria cac!e nT-el ' do que a sua concorrente direta. ,ssim KG e?istem processadores ,)D com instru1Mes a '25> de mem*ria cac!e nT-el 'A como por e?emplo o ,)D urion (" )&-";.

Cache L2
Possuindo o $ac!e &' um taman!o reduHido e n2o apresentando uma solu12o idealA 0oi desen-ol-ido o cac!e &2A que contDm muito mais mem*ria que o cac!e &'. 9la D mais um camin!o para que a in0orma12o requisitada n2o ten!a que ser procurada na lenta mem*ria principal. ,lguns processadores colocam essa cac!e 0ora do processadorA por questMes econ*micasA pois uma cac!e grande implica num custo grandeA mas !G e?ce1MesA como no Pentium 44A por e?emploA cuKas cac!es &' e &2 est2o no mesmo cartuc!o que estG o processador. P neste aspeto essencial que a 4ntel gan!a todo o prestTgio e rendimento dos seus processadores. , mem*ria cac!e &2 DA soBretudoA um dos elementos essenciais para um Bom rendimento do processador mesmo que ten!a um clocE Bai?o. #m e?emplo prGtico D o caso do 4ntel <eon

(para ser-idores) que tem apenas '." 6HH de clocE interno e gan!a de longe ao 4ntel 9?tremeA pelo 0acto de possuir uma mem*ria cac!e de '2)B. =uanto mais alto D o clocE do processadorA mais este aquece e mais instG-el se torna. 3s processadores 4ntel $eleron tCm t2o 0raco desempen!o por possuir menor mem*ria cac!e &2. #m Pentium ) /3; de '.( 6HH de clocE internoA %33 )HH FSB e 2 )B de cac!e &2A tem rendimento semel!ante a um 4ntel Pentium " 2." 6HHA aquece muito menos e torna-se muito mais estG-el e Bem mais rentG-el do que o 4ntel $eleron ) ""; de '.5( 6HH de clocE internoA %33 )HH FSB e ' )B de cac!e &2.

Cache L3
erceiro nT-el de cac!e de mem*ria. 4nicialmente utiliHado pelo ,)D >(-444 (por apresentar o cac!e &2 integrado ao seu nOcleo) utiliHa-a o cac!e e?terno presente na placa-m2e como uma mem*ria de cac!e adicional.

Memria Cache conceitos:

U Cache Hit: D o resultado de um processo de Busca de in0orma12o pelo processador. =uando procura determinada in0orma12o atra-Ds do Barramento de endere1os e o controlador da cac!e a encontra na mem*ria cac!eA diH-se que ocorreu um cac!e !it. U Cache Miss: 9sta situa12o ocorre quando o processador n2o encontra os dados pretendidos na mem*ria cac!e. $omo alternati-aA procura in0orma12o requisitada na mem*ria principal. 3 tempo de 0al!a corresponde ao tempo necessGrio para oBter os dados pretendidosA sendo dependente da arquitetura da mGquina. Hit Rate corresponde a um -alor encontrado entre os cac!e !it e os cac!e miss e ser-e para medir a e0iciencia do sistema cac!e. 9ste -alor e apresentado em termos de propor12o. 3s processadores modernos usam uma -ariedade de tDcnicas para aumentar o desempen!o:

$ac!e Paralelismo

Processadores superescalares possuem mOltiplas unidades 0uncionais que operam em paralelo. Pipelining 3s processadores possuem unidades que operam em paralelo como uma lin!a de montagem.

#rquitetura de $on %eumann e Har$ard

, Arquitetura de v ! Neu"a!! (de Yo!n -on .eumann)A D uma arquitetura de computador que se caracteriHa pela possiBilidade de uma mGquina digital armaHenar seus programas no mesmo espa1o de mem*ria que os dadosA podendo assim manipular tais programas. , mGquina proposta por Jon .eumann reOne os seguintes componentes: (i) uma mem*riaA (ii) uma unidade aritmDtica e l*gica (,&#)A (iii) uma unidade central de processamento ($P#)A composta por di-ersos registradoresA e (i-) uma #nidade de $ontrole ($#)A cuKa 0un12o D a mesma da taBela de controle da )Gquina de uring uni-ersal: Buscar um programa na mem*riaA instru12o por instru12oA e e?ecutG-lo soBre os dados de entrada.

, ,rquitetura Harvard de computadores Baseia-se na separa12o de Barramentos de dados das mem*rias onde est2o as instru1Mes de programa e das mem*rias de dadosA permitindo que um processador possa acessar as duas simultaneamenteA oBtendo um desempen!o mel!or do que a da ,rquitetura de -on .eumann pois pode tamBDm estar Buscando uma no-a instru12o enquanto estG e?ecutando outra.

Barramento (Bus):
#m Barramento (Bus) D um conKunto de lin!as (condutores elDtricos) que permite a comunica12o entre -Grios componentes do computador (cpuA mem*riaA dispositi-os de 4@3A etc.). $ada Barramento oBedece a um conKunto de regras (Bus Protocol) e D caracteriHado por um conKunto de especi0ica1Mes elDtricas e mecRnicas. .um computador e?istem -Grios tipos de Barramentos:

Barramento local; Barramento de sistema; Barramento interno ao processador.

3s sinais que circulam no Barramento s2o: U dados U rel*gio U endere1os U sinais de controlo

Barramento Classificao:
U Quanto Funcionalidade

&in!as de dados (Barramento de dados) - 0ornecem o meio de transmiss2o de dados entre os m*dulos do sistema. &in!as de endere1o (Barramento de endere1os) - usadas para designar 0onte e destino dos dados do Barramento de dados. &in!as de controlo (Barramento de controlo) - usadas para controlar o acesso e o uso de lin!as de dados e endere1os.

9?istem di-ersos tipos de arquiteturas de BarramentosA que di0erem 0isicamente e na disposi12o dos sinais nos conectores onde circuitos adicionais podem ser conectados no computador.

O ISA
3 Barramento designado por 4S, (4ndustry Standard ,rc!itecture)A que surgiu com o 4B) P$ , A ainda !oKe D utiliHado nos computadores para a comunica12o entre peri0Dricos. 9sta arquiteturaA Baseada em '( lin!as de comunica12oA isto DA '( BitsA consegue trans0erir atD '( )B de in0orma12o por segundo e com 0requCncia de 5A2% )HHA sendo adequada Fs caracterTsticas do processador 25(. 3 Barramento de 32 Bits de dados EISA (9?tended 4ndustry Standard ,rc!itecture - ,rquitetura Padr2o 4ndustrial 9stendido). 9ste Barramento 0oi 0eito especi0icamente de modo que placas para Barramento 4S, possam nele ser conectadasA Bem como no-as placas com capacidade para 32 Bits de dados. 3 Barramento MCA ()icro-$!annel ,rc!itecture-,rqutetura )icro-$anal) de 32 Bits da 4B) s* aparece nos sistemas PS@2 de topo de lin!a da 4B)A se Bem que tamBDm estG VprometidoV para poucos sistemas compatT-eis com P$. 3 Barramento V#$ ( J9S, &ocal Bus ) J9S, ( Jideo 9letronics Standard ,ssociation) em geral a -elocidade de processamento dos dados D sempre maior para as comunica1Mes entre a $P# e a mem*ria do que para as comunica1Mes entre a $P# e equipamentos como o disco rTgido e o monitor de -Tdeo. , 0un12o do &ocal Bus D semel!ante F de um trator que alarga uma a-enida para que possam nela circular mais carros. Dessa 0ormaA a liga12o entre a $P# e o monitor passa a ter a mesma -elocidade que as comunica1Mes da $P# com a mem*ria principal.

O PCI
3 Barramento PCI ( Perip!eral $omponent 4nterconnect ) tem como caracterTstica: traBal!ar

independentemente do processador ( traBal!ar paralelamente a ele)A tem uma capacidade de 32 a (" Bits e D das mais utiliHadas !oKe em dia. ,s grandes di0eren1as de -elocidade atra-Ds do Bus pro-oca-am um 0lu?o ca*tico de in0orma12o entre a mem*ria e o processador. Hou-e ent2o a necessidade de proKetar um Bus que 0iHesse a liga12o direta entre o processadorA a mem*ria e os peri0Dricos. HoKe em diaA -eri0icamos que todas as mot!erBoards possuem Bus P$4 (Perip!eral $omponent 4nterconnect) de 32@(" BitsA ligando o processadorA a mem*ria e outros peri0Dricos unidos a slots de e?pans2o queA por sua -eHA est2o conectados ao Bus P$4. 9ste Barramento traBal!a a uma -elocidade de rel*gio de 33 )HHA optando por uma -ia de dados de 32 ou (" BitsA con0orme o componente que esti-er inserido no slot. , 32 Bits tem um desempen!o de '32 )B por segundo e a (" Bits consegue alcan1ar uma ta?a de trans0erCncia de 2(" )B por segundo.

OA P
A%P (,ccelarated 6rap!ics Port) 9ste Barramento utiliHa uma Slot de cor acastan!ada que permite ligar placas de -Tdeo mais poderosas e que possuem KG acelera12o de imagens 3D. 3 ,6P (,cceletated 6rap!ics Port) D um Barramento dedicado a placas grG0icas e pensado especialmente para os grG0icos em 3D. Foi desen-ol-ido pela 4ntel em conKunto com os 0aBricantes de placas grG0icas para os Pentium 44. 3 ,6P cria uma no-a liga12o entre a placa grG0ica e a mem*ria e a mam*ria do sistemaA de 0orma a que os dados dei?em de -iaKar pelo Bus P$4. #ma das suas caracterTsticas D a sua -elocidadeA (( )HHA o doBro do P$4A o que l!e permite uma alta -elocidade no acesso G mem*ria do sistemaA %33 )B por segundo contra os '33)B por segundo do P$4.
$om a e-olu12o do Barramento atD 5?A estas placas tCm desempen!os enormesA pois a -elocidade de Barramento (dependendo da placa) pode ser multiplicada atD %33 )B por segundo ?5A emBora seKa de salientar que as placas ,6P recentes n2o 0uncionam em mot!erBoards com slots a "? ou in0erioresA pois a -oltagem n2o D a mesmaA podendo desta 0orma dani0icar os componentes (placa grG0ica e motherboard).

O !SB
3 #SB (#ni-ersal Serial Bus)A D um padr2o de Barramento e?terno ao computadorA para a liga12o de peri0DricosA como tecladosA impressorasA entre outrosA atra-Ds de um Onica liga12o padroniHada. , ideia D acaBar com a enorme quantidade de caBos que saem do computador. P totalmente plug and playA no sentido restrito da pala-ra. ,ssim como o P$)$4,A permite que se adicione ou remo-a os peri0Dricos com o computador ligado. =uando um no-o peri0Drico D adicionado ou um peri0Drico D remo-idoA o controlador #SB da placa-m2e ZperceBe[ e in0orma o sistema operati-o queA por sua -eHA carrega o dri-er especT0ico. 3 #SB permite a liga12o simultRnea atD'2/ peri0Dricos . $omo as liga1Mes #SB na placa-m2e s2o limitadasA a cone?2o de mais peri0Dricos serG 0eita atra-Ds de hubs #SB que permitem a e?pans2o do esquema de liga12o. Para peri0Dricos de Bai?o consumo (como um scanner) A o pr*prio #SB 0ornecerG a alimenta1ao necessGria. , sua ta?a de tran0erCncia D de "5; )B por segundo no #SB 2.;A '2 )B por segundo no #SB 'A' para peri0Dricos mais rGpidosA como impressorasA scannersA GudioA -Tdeo digitalA $D-83)s e discos e?ternos e 'A% )B por segundo para peri0Dricos mais lentosA como ratosA teclados e KoysticEsA entre outros.

O "I#$%I#$
3 FireLire tamBem con!ecido pela norma 4999 '37"A D um Barramento e?termoA semel!ante ao #SB mas com uma ta?a de tran0erCncia superiorA de ";; )B por segundo. 9ste Barramento permite a liga12o de di-ersos peri0DricosA emBora apenas e?itam no mercado camRras de -ideo ou 0otogrG0ica com este tipo de liga12oA Bem como cai?as para a coloca12o de discos e?ternos

O PCI $&P#$SS
3 Barramento P$4 9?press canais de comunica12o para os restantes componentes do sistema. #ma placa P$4 9?press a '? tem um canal com " pinos e consegue uma largura de Banda de %;; )B por segundoA logoA uma placa de '(? consegue uma ta?a de tran0erCncia de 5 6B por segundo em entrada e saTda de dados e " 6B por segundo apenas num sentido. P quase o doBro da ta?a de tran0erCncia de um slot ,6P a 5?. 9ste Barramento tem como -antagens o Bai?o consumo de energia e a possiBilidade de interligar -Grias placas grG0icas.

#rquiteturas &'S" e "'S"

3s processadores utiliHam duas arquiteturas distintasA $4S$ e 84S$. $ada uma delas estG proKetada para determinadas 0un1Mes.

CISC
CISC (sigla para C "&'e( I!structi ! Set C "&uterA ouA em uma tradu12o literalA V$omputador com um $onKunto $omple?o de 4nstru1MesV): D uma lin!a de arquitetura de processadores capaH de e?ecutar centenas de instru1Mes comple?as di0erentes sendoA assimA e?tremamente -ersGtil. 9?emplos de processadores $4S$ s2o os 35( e os "5( da 4ntel. 3s processadores Baseados na computa12o de conKunto de instru1Mes comple?as contCm uma microprograma12oA ou seKaA um conKunto de c*digos de instru1Mes que s2o gra-ados no processadorA permitindo-l!e receBer as instru1Mes dos programas e e?ecutG-lasA utiliHando as instru1Mes contidas na sua microprograma12o. Seria como queBrar estas instru1MesA KG em Bai?o nT-elA em di-ersas instru1Mes mais pr*?imas do !ardLare (as instru1Mes contidas no microc*digo do processador). $omo caracterTstica marcante esta arquitetura contDm um conKunto grande de instru1MesA a maioria deles em um ele-ado grau de comple?idade. 9?aminando do ponto de -ista um pouco mais prGticoA a -antagem da arquitetura $4S$ D que KG temos muitas das instru1Mes guardadas no pr*prio processadorA o que 0acilita o traBal!o dos programadores de linguagem de mGquinaS disponiBiliHandoA assimA praticamente todas as instru1Mes que ser2o usadas em seus programas. 3s processadores $4S$ tCm a -antagem de reduHir o taman!o do c*digo e?ecutG-el por KG possuirem muito do c*digo comum em -Grios programasA em 0orma de uma Onica instru12o. PorDmA do ponto de -ista da per0ormanceA os $4S$\s tCm algumas des-antagens em rela12o aos 84S$\sA entre elas a impossiBilidade de se alterar alguma instru12o composta para se mel!orar a per0ormance. 3 c*digo equi-alente Fs instru1Mes compostas do $4S$ pode ser escrito nos 84S$\s da 0orma deseKadaA usando um conKunto de instru1Mes simplesA da maneira que mais se adequar. Sendo assimA e?iste uma disputa entre taman!o do c*digo < desempen!o.

#ISC
Reduced I!structi ! Set C "&uter ou C "&utad r c " u" C !)u!t Redu*id de I!stru+,es -RISC.A D uma lin!a de arquitetura de processadores que 0a-orece um conKunto simples e pequeno de instru1Mes que le-am apro?imadamente a mesma quantidade de tempo para serem e?ecutadas. , maioria dos microprocessadores modernos s2o 84S$sA por e?emplo D9$ ,lp!aA SP,8$A )4PSA e PoLerP$. 3 tipo de microprocessador mais largamente usado em desEtopsA o ?5(A D mais $4S$ do que 84S$A emBora c!ips mais no-os traduHam instru1Mes ?5( Baseadas em arquitetura $4S$ em 0ormas Baseadas em arquitetura 84S$ mais simplesA utiliHando prioridade de e?ecu12o. 3s processadores Baseados na computa12o de conKunto de instru1Mes reduHido n2o tem microprograma12oA as instru1Mes s2o e?ecutadas diretamente pelo !ardLare. $omo caracterTsticaA esta arquiteturaA alDm de n2o ter microc*digoA tem o conKunto de instru1Mes reduHidoA Bem como Bai?o nT-el de comple?idade. , ideia 0oi inspirada pela descoBerta de que muitas das caracterTsticas incluTdas na arquitetura tradicional de processadores para gan!o de desempen!o 0oram ignoradas pelos programas que 0oram e?ecutados neles. )as o desempen!o do processador em rela12o F mem*ria que ele acessa-a era crescente. 4sto resultou num nOmero de tDcnicas para otimiHa12o do processo dentro do processadorA enquanto ao mesmo tempo tentando reduHir o nOmero total de acessos F mem*ria. $aracteriHa12o das arquiteturas 84S$: conKunto reduHido e simples de instru1Mes 0ormatos simples e regulares de instru1Mes operandos sempre em registos modos simples de endere1amento F mem*ria uma opera12o elementar por ciclo mGquina uso de pipeline 84S$ D tamBDm a arquitetura adotada para os processadores dos -ideoKogos modernosA que proporcionam um !ardLare e?tremamente dedicado somente F e?ecu12o do KogoA tornando-o muito mais rGpido em rela12o a micro computadores com mais recursosA emBora com processador ?5(.

Arquitetura CISC versus Risc

,rquitetura $4S$ .Omero ele-ado de instru1Mes. odas as instru1Mes s2o internas ao processador e encontram-se em micro-c*digo. ,rquitetura 84S$ .Omero pequeno e limitado de instru1Mes. odas as instru1Mes comple?as s2o realiHadas pela Kun12o em so0tLare de instru1Mes simples. 4nstru1Mes de 0ormato 0i?oA cuKo o c*digo tem sempre o mesmo taman!oA o que l!e permite a descodi0ica12o da instru12o e traBal!ar em piplining. Jantagem 84S$ ,umenta o desempen!o do processador. 84S$ PossiBilita o processamento piplining e 0acilita o processamento paralelo. 84S$ 4nstru1Mes comple?as. 4nstru1Mes simples com tempo de e?ecu12o constante. Permite diminuir a comple?idade e taman!o do processador e consequentemente aumentar a -elocidade de e?ecu12o. 84S$ 9ssa caracterTstica 0acilita a manipula12o de mem*ria. 84S$ )aior 0acilidade de desen-ol-imento e aumento de -elocidade.

4nstru1Mes de 0ormato -ariG-el e impossiBilidade de processar em piplining.

4nstru1Mes de manipula12o de 4nstru1Mes e0etuadas soBre mem*riaA registo a registo.,s outras retirando pouco partido da sua instru1Mes resumem-se a Buscar e localiHa12o espa1ial. colocar nas posi1Mes de mem*ria -alores e?istentes em registos. )enor dimens2o 0Tsica do )aior dimens2o da pastil!a de-ido processador de-ido ao menor ao ele-ado micro-c*digo constituTdo nOmero de componentes e micropor muitas e grandes instru1Mes. controlo interno. Jer !ttp:@@alumni.ipt.pt@]BrunoBt@$4S$^-ersus^84S$.!tm

&()'ST*S
3s registadores s2o pequenas mem*rias -eloHes que armaHenam comandos ou -alores que s2o utiliHados no controlo e processamento de cada instru12o. 3s registadores mais importantes s2o:

$ontador de Programa (P$) + SinaliHa para a pr*?ima instru12o a ser e?ecutadaS 8egistador de 4nstru12o (48) + 8egista a instru12o da e?ecu12oS 3s outros realiHam o armaHenamento de resultados intermediGriosS

Processador de (" Bits + ,)D

'&+
3s endere1os de 48= s2o interrup1Mes de !ardLareA canais que os dispositi-os podem utiliHar para c!amar a aten12o do processador. .a maioria das situa1MesA o sistema operacional simplesmente c!a-eia entre os aplicati-os ati-osA permitindo que ele utiliHe o processador durante um determinado espa1o de tempo e passe a Bola para o seguinte. $omo o processador traBal!a a uma 0requCncia de clocE muito altaA o c!a-eamento D 0eito de 0orma muito rGpidaA dando a impress2o de que todos realmente est2o sendo e?ecutados ao mesmo tempo .o caso dos processadores dual-coreA temos na realidade dois processadoresA de 0orma que dois t!reads podem ser processados simultaneamenteA mas o princTpio continua o mesmoA KG que em um P$ tTpico temos um nOmero sempre muito maior de aplicati-os ati-os. )uitas opera1MesA entretantoA n2o podem esperar. 3 e?emplo mais tTpico s2o os carateres digitados no teclado e os mo-imentos do rato (que precisam ser interpretados rapidamente pelo sistemaA mesmo enquanto o P$ estG e?ecutando tare0as pesadas)A mas e?istem muitas outras opera1Mes que precisam de aten12o semel!anteA incluindo as trans0erCncias de dados receBidos atra-Ds da placa de redeA opera1Mes de leitura e escrita nos HDs e assim por diante. , placa de redeA por e?emploA n2o pode 0icar simplesmente esperando que c!egue a sua -eH dentro do sistema multitare0aA pois isso retardaria a transmiss2o dos pacotesA aumentando o ping e reduHindo a ta?a de transmiss2o da rede. P neste ponto que entram os endere1os de 48=. ,o ser a-isado atra-Ds de qualquer um desses canaisA o processador imediatamente para qualquer coisa que esteKa 0aHendo e dG aten12o ao dispositi-oA -oltando ao traBal!o logo depois. $ada endere1o D uma espDcie de campain!aA que pode ser tocada a qualquer momento. Se n2o 0ossem pelos endere1os de 48=A o processador n2o seria capaH de ler as teclas digitadas no teclado ou os clicEs do ratoA a transmiss2o de dados atra-Ds da rede pararia toda -eH que -ocC aBrisse qualquer programa e assim por diante. 9m P$s antigosA os endere1os de 48= n2o podiam ser compartil!ados entre os dispositi-osA o que 0requentemente causa-a proBlemasA KG que e?istem apenas '( endere1os de 48= disponT-eis. Sempre que os endere1os de 48= se esgota-am (pela instala12o de muitos peri0Dricos) ou dois dispositi-os eram con0igurados para utiliHar o mesmo endere1oA tTn!amos os 0amosos con0litosA que 0aHiam com que amBos os dispositi-os dei?assem de 0uncionar corretamente. ,tualmenteA os con0litos relacionados aos endere1os de 48= s2o muito rarosA pois as placas atuais suportam di-ersos sistemas de compartil!amento e atriBui12o automGtica de endere1os. .o caso das placas P$4A por e?emploA o controlador P$4 passa a centraliHar as requisi1Mes en-iadas por todas as placas instaladasA de 0orma que todas possam utiliHar um Onico endere1o. 4sto D possT-el porque as placas passam a en-iar as requisi1Mes para o controlador e apenas ele entra em contato direto com o processador. Para -ariarA tudo come1a com o P$ originalA aquele lan1ado em '75'. 9le tin!a apenas 5 endere1os de 48=A numerados de ; a /. 4sso acontecia porque ele ainda era Baseado no processador 5;55A que apesar de ser internamente um processador de '( BitsA utiliHa-a um Barramento de apenas 5 Bits para comunicar com os peri0Dricos. $om istoA tin!a apenas 5 48=s. , partir do 25(A !ou-e uma e-olu12o nesse esquemaA pois 0inalmente os P$s passaram a ter '( endere1os de 48=A numerados de ; a '%A como nos dias de !oKe. $omo quase todas as e-olu1Mes na 0amTlia P$A 0oi preciso manter compatiBilidade com o padr2o anteriorA para que as placas para < pudessem 0uncionar nos P$s 25( em diante. ,ssimA resol-eram manter o controlador de 48=s original para que tudo continuasse 0uncionando da mesma maneira que antes e simplesmente adicionar um segundo controlador para oBter os 5 no-os endere1os. 9ste segundo controlador passou a ser ligado no 48= 2 queA como -imosA costuma-a 0icar

li-re. odos os pedidos de interrup12o dos peri0Dricos ligados aos endere1os entre 5 e '%A controlados pelo segundo controladorA passam primeiro pelo 48= 2A para s* depois c!egar ao processador. 4sto D c!amado de cascateamento de 48=s:

9m casos em que todos os endere1os KG est2o ocupadosA a solu12o seria desaBilitar dispositi-os que n2o esti-essem sendo usados comoA por e?emploA a segunda porta serialA a porta PS@2 e o controlador #SB (naquela Dpoca os dispositi-os #SB ainda eram no-idade e as portas raramente eram usadas). )asA de qualquer 0ormaA se -ocC continuasse instalando mais e mais peri0DricosA logo c!egaria o ponto em que n2o teria mais o que desaBilitar. 9sse proBlema come1ou a tornar-se cada -eH mais e-identeA F medida que mais e mais peri0Dricos passaram a ser utiliHados por padr2o. 3s Onicos peri0Dricos Zde 0GBrica[ em um 25( eram o monitor e o tecladoA todo o restante era opcional. 9m um P$ atual temos um nOmero muito maior de dispositi-osA a come1ar pelos componentes onBoard. FeliHmenteA pensaram nesse proBlema quando desen-ol-eram o Barramento P$4A incluindo o recurso de P$4 SteeringA que permite que dois ou mais peri0Dricos P$4 compartil!em o mesmo endere1o de 48=. .esse casoA o controlador P$4 passa a atuar como uma ponte entre os peri0Dricos e o processador. 9le receBe todos os pedidos de interrup12oA os encamin!a para o processador eA ao receBer as respostasA no-amente os encamin!a para os dispositi-os corretos. $omo o controlador D o Onico diretamente conectado ao processador D possT-el ocupar apenas um endere1o de 48=. Do lado do so0tLareA o P$4 Steering passou a ser suportado a partir do :indoLs 7% 3S8@2A alDm de ser suportado (por parte do >ernel) praticamente desde as primeiras -ersMes do &inu?. .em todos os dispositi-os P$4 suportam traBal!ar dessa 0ormaA mas a grande maioria 0unciona sem proBlemas. .o :indoLsA -ocC pode -eri0icar a distriBui12o dos endere1os dentro do Painel de $ontrole _ Sistema _ HardLare _ 6erenciador de Dispositi-os. .a Kanela principalA clique no 9?iBir _ 8ecursos por tipo. .o screens!ot a seguirA temos um P$ antigoA rodando o :indoLs 2;;;A onde as duas placas de rede e a placa de som est2o compartil!ando o 48= 7:

,lDm do Barramento P$4A outros Barramentos usados atualmente permitem compartil!ar um Onico 48= entre -Grios peri0Dricos. 3 #SB D um Bom e?emplo. 3 controlador ocupa um Onico 48=A que D compartil!ado entre todas as portas #SB e todos os dispositi-os conectados a elas. )esmo que a placam2e ten!a ( portas #SB e -ocC utiliHe todasA terG ocupado apenas um endere1o. , partir das placas soquete /A os dois controladores de interrup1Mes 0oram suBstituTdos por um controlador aprimoradoA BatiHado de APIC (,d-anced ProgrammaBle 4nterrupt $ontroller). 3 ,P4$ preser-a a compatiBilidade com os dois controladores antigosA o que permite que placas de legado e sistemas operacionais antigos continuem 0uncionando normalmente. 3riginalmenteA ele 0oi desen-ol-ido para mel!orar a e0iciCncia de sistemas com dois ou mais processadoresA mas ele traH Bene0Tcios mesmo em mGquinas com apenas um. 3 ,P4$ pode ser desati-ado atra-Ds da op12o Z,P4$ Function[ (ou similar) do SetupA mas D importante mantC-lo ati-ado em qualquer P$ atual (soBretudo ao usar as -ersMes atuais do :indoLs)A pois ele acrescenta 5 no-os endere1os de 48=A do '( ao 23A alDm de mel!orar sensi-elmente o sistema de atriBui12o automGtica de endere1os. 9m teoriaA D possT-el desen-ol-er controladores ,P4$ com mais endere1osA ou mesmo comBinar -Grios controladores na mesma placaA de 0orma a aumentar o nOmero de endere1os disponT-eis. $om issoA os 0aBricantes gan!am margem para e?pansMes 0uturasA que e-entualmente se tornem necessGrias. $oncluindoA alDm dos endere1os de 48=A temos tamBDm os canais de D), e os endere1os de 4@3. 3s canais de DMA s2o utiliHados apenas por dispositi-os de legado (placas 4S,A portas paralelas e dri-es de disquete) para trans0erir dados diretamente para a mem*ria 8,)A reduHindo dessa 0orma a utiliHa12o do processador. 9?istem 5 canais de D),A numerados de ; a /. 3s canais de ; a 3 s2o !eran1a do P$ original e traBal!am a 5 BitsA assim como o Barramento e?terno no processador 5;5;. 3s canais de " a / 0oram introduHidos com o 25( eA acompan!ando o Barramento de dados do processadorA s2o canais de '( Bits. 3s canais de D), s2o relacionados ao Barramento 4S, eA Kustamente por issoA nunca 0oram introduHidos canais de 32 Bits. 9m -eH dissoA o Barramento P$4 (seguido pelos demais Barramentos modernos) trou?e o Bus )asteringA um sistema muito mais e0iciente e rGpido. Yustamente por serem muito lentosA os canais de D), caTram em desuso desde a dDcada de '77; e continuaram sendo utiliHados apenas por peri0Dricos de legadoA como dri-es de disqueteA placas de som 4S, e portas paralelas padr2o 9$P. $on0orme esses peri0Dricos 0oram caindo em desusoA os canais de D), simplesmente dei?aram de ser usadosA emBora permane1am disponT-eis mesmo nos P$s atuais. FinalmenteA temos os e!dere+ s de I/O0 Di0erentemente dos endere1os de 48=A eles n2o s2o interrup1MesA mas sim endere1os utiliHados para a comunica12o entre os dispositi-os. $ada dispositi-o precisa de um endere1o pr*prioA masA ao contrGrio dos endere1os de 48=A e?iste uma aBundRncia de endere1os de 4@3 disponT-eisA de 0orma que eles raramente s2o um proBlema. .o totalA e?istem (%.%3( endere1os de 4@3 eA

na maioria dos casosA cada dispositi-o utiliHa apenas umA de 0orma que 77Q dos endere1os permanecem disponT-eis.

Hist,ria
Processador ,)D 5;5; (,)D ,m7;5;,D$ @ $5;5;,)A '7// , ,)D come1ou a produHir circuitos l*gicos em '7(7A em '7/% ingressou no mercado de circuitos integrados para mem*rias 8,). .esse mesmo ano tamBDm 0oi introduHido no mercado um microprocessador clone do 4ntel 5;5;A usando de engen!aria re-ersa para tal. , ,)D tamBDm produHia outros tipos de circuitos integrados para uso em minicomputadores de arquiteturas -ariadas. Hou-e -Grias tentati-as de di-ersi0icar seus produtosA atingindo Greas da arquitetura 84S$ (com o processador ,)D 27>)A dispositi-os de Gudio e -Tdeo e mem*rias 0las!. .em todos esses ramos de produtos atingiram a rentaBilidade esperadaA portanto a ,)D 0ocou seus es0or1os nos mercados de processadores de arquitetura ?5( e mem*rias 0las!A que eram respeti-amente os mercados principal e secundGrio da 4ntel na DpocaA colocando ,)D e 4ntel em concorrCncia direta. 9m 2;;" e 2;;% a ,)D 0oi pioneira ao lan1ar os primeiros processadores (" Bits e dual-core (nOcleo duplo) do mercado. 9m 2" de Kul!o de 2;;( a ,)D compra a , 4 ec!nologiesA uma das maiores 0aBricantes mundiais de placas grG0icasA num in-estimento calculado em %A" Bil!Mes de d*lares. 9sta quantia inclui "A2 Bil!Mes de d*lares americanosA incluindo 2 Bil!Mes conseguidos atra-Ds um emprDstimoA alDm de %( mil!Mes de a1Mes da ,)D.

'(
, primeira tecnologia desen-ol-ida pela ,)D 0oi o processador >% (com > de >ryptonite) que 0oi lan1ado em '77%A concorrente direto do Pentium (Pentium ' ou %5()A lan1ado em '773. , arquitetura do >% era muito semel!ante a do $yri? (?5( e Pentium Pro.

)e* en + ',

,)D >(-2 9m '77( a ,)D comprou a .e?6enA empresa 0undada por e?-engen!eiros da 4ntel e que tin!a direito de uso da tecnologia .? da sDrie ?5( da 4ntel. , tecnologia adquirida por meio da .e?6en possiBilitou o desen-ol-imento dos processadores >(A agora com unidade de ponto 0lutuante integradaA item que n2o 0aHia parte da gera12o >%. 3 >(A que KG apresenta-a instru1Mes compatT-eis com ))<. 9m sua segunda

-ers2oA o >(-2A o processador receBeu no-as instru1Mes multimidia desen-ol-idas pela ,)DA c!amadas de (3D.oL`). 3 >(-2 tamBDm receBeu um no-o padr2o de soquete que aumenta-a de (( para ';;)HH o clocE e?terno possT-el ao processador.

Athlon -'./

,)D ,t!lon <P '/;;I

Jista in0erior de um ,t!lon <P '5;;I nOcleo Palomino. , maior ino-a12o da gera12o ,t!lon (>/) D a unidade de ponto 0lutuanteA Kunto com a microarquitetura geral. 9les tamBDm e?aminaram a arquitetura interna do 4ntel P( e otimiHaram o proKeto da 4ntel aumentando a sua per0ormance. .o 0inalA a equipe da ,)D conseguiu um processador com per0ormance 3%Q maior que o 4ntel de mesmo clocE. 9ssas caracterTsticas contriBuiram para um aumento da participa12o de mercado da empresa. , no-a lin!a de processadores >/ (,t!lon<P) conta-a com uma no-a suBarquiteturaA denominada PalominoA a qual KG dispun!a de cac!e &2 Zon-c!ip[ e compatiBilidade com as instru1Mes multimidia SS9 (desen-ol-idas pela 4ntel)A entre outras mel!orias e corre1Mes. $ausando um aumento de per0ormance geral em ';Q. 3 pre1o para esta conquista 0oi um aumento de temperatura do processadorA a qual s* era corrigida com coolers potentes (e que muitas das -eHes custa-am caro). Hou-e ainda mais uma suBarquiteturaA denominada BartonA com cac!e &2 de %'2>BA o que mante-e os ,t!lon competiti-os no mercado de processadores de ponta. 3 at!lon 0oi desen-ol-ido no ano de '777 F 2;;%.9le possui uma 0requencia de %;; )!H F 2333)!H. 0oi desen-ol-ido por uma comBina12o de engen!eiros da ,)D e da antiga D9$ sendo uma Kun12o de amBas as tecnologias. D um micro processador que codi0ica instru1Mes ?5( em suas pr*prias em seu tempo de e?ecu12o.

01ron
Duron D o nome do processador compatT-el com ?5( 0aBricado pela ,)D. Foi lan1ado no dia '7 de Kun!o de 2;;; como uma alternati-a de Bai?o custo ao pr*prio ,t!lonA assim como a Vri-alV 4ntel o 0aH com o processador $eleron. , lin!a Duron 0oi descontinuada em 2;;".

Sem2ron
3s processadores Semprons 0oram lan1ados com o oBKeti-o de suBstituTr a lin!a Duron (socEet "(2A popularmente con!ecido como socEet ,). #ma -antagem do Sempron de SocEet , soBre Duron D que o nOcleo dele D de '3;nm (nanametros) mesmo nas -ersMes de Bai?o clocEA ou seKaA os transistores dele s2o menores dos que alguns Durons ( o Sempron 0oi Baseado na lin!a !rougBred B do ,t!lon <P) tin!am nas -ersMes menos potentesA que eram de '5;nm. 4sso 0aHia o Sempron de SocEet "(2 ser mais e0iciente e esquentar menos do que os ,t!lons <P e Durons de mesmo clocE. ,lDm dos Semprons socEet "(2@,A 0oram lan1ados tamBDm os Semprons SocEet /%"A que !erdam a mesma arquitetura dos ,t!lons (" (>5). 3 que di0erencia o ,t!lon do SempronA D apenas a -elocidade (clocE) e o taman!o da cac!eA que s2o maiores nos ,t!lons. .o dia 23 de maio de 2;;( 0oram lan1ados os Semprons de socEet ,)2A que traHiam como principal no-idadeA o suporte a segunda gera12o de mem*rias DD8A a DD82. 9ste socEet possui 7"; pinos e transistores de 7;nm.

Athlon &P+MP
3 ,t!lon <PA de-ido a um estratDgia de marEetingA usou um sistema c!amado VP8 ratingVA que compara seu desempen!o com o de um ,t!lon !underBird. De-ido ao ,t!lon <P processar mais intru1Mes por clocE (4P$) que o Pentium " (e apro?imadamente ';Q mais que um !underBird)A ele D mais e0icienteS o processador apresenta o mesmo nT-el de per0ormance a uma 0reqNencia signi0icati-amente menor. amBDmA ao contrGrio dos ,t!lons anterioresA este processador 0oi disponiBiliHado em uma 0orma que o0icialmente suporta processamento dualA con!ecido como ,t!lon )P.W'X

AM0,3 -'4/

,)D ,t!lon (" 3";;I 3s ,)D(" (>5) s2o uma e-olu12o da arquitetura >/A onde a mudan1a mais percetT-el D a inclus2o de instru1Mes (" Bits na ZBase ?5([ e a inclus2o do controlador de mem*ria 8,) no pr*prio c!ip ao in-Ds da controladora (ponte norte) da placa m2eA este um dos grandes responsG-eis pelo grande gan!o de desempen!o de processamento no acesso F mem*ria. $om isso a ,)D gera seus pr*prios padrMes de mercadoA desen-ol-endo e padroniHando as instru1Mes (" Bits (,)D("). 3 ,)D 3pteron D a -ers2o para ser-idor do processador >5. $om isso o ,)D 3pteron compete atualmente com os 4ntel <eon. HG 3 0amTlias de processadores com tecnologia ,)D(":

Ath' ! 12
P o processador BGsico desta arquitetura. 9ssa sDrie e?iste em 3 soquetesA /%"A 737 e ,)2. 3 que os di0erencia D a capacidade de acesso a 8,)A o primeiro usa single-c!annelA KG no 737 o acesso F mem*ria D dual-c!annel (3.2;;mBits@s por canal) e nos ,)2 o acesso D com tecnologia DD82 dual-c!annel.

Ath' ! 12 34
9ssa 0amTlia tem as mesmas caracterTsticas da anteriorA mas cada processador possui dois nOcleos (dualcore). 9ssa 0amTlia 0oi lan1ada nas -ersMes para soquete 737 e ,)2.

Ath' ! 12 53
9ssa D a sDrie e?trema dos processadores ,)D (". Possui o multiplicador destra-adoA o que a torna ideal para o-erclocE. Hou-e re-isMes e mel!orias na arquiteturaA o clocE do sistema 0oi ele-ado e o cac!e interno (&2) D de ' )egaByte por nOcleo. Foram lan1adas -ersMes para soquete 7";A 737A ,)2A ,)2I e F.

Phenom
.o-a sDrie de processadores de alto desempen!o da ,)D. ,tualmente se encontra no mercado processadores de 3 e " nOcleosA con!ecidos como P!enom <3 e <" respeti-amente. Di0erente das outras lin!as de c!ipsA como o ,t!lon (" e (" <2A possui cac!e &3 de 2 )B. e-e sua plata0orma e arquitetura drasticamente modi0icadasA e KG possui sua -ers2o F<A com multiplicador destra-adoA tendo uma -ers2o dese processador para o soquete FI.

Parcerias
#ma das grandes -antagens de mercado F disposi12o da ,)D s2o seus contratos de parceria com outros 0aBricantes de circuitos integradosA como a nJidia. 3 c!ipset de controle da nJidiaA por e?emploA gerou

lucros suBstanciais a amBas empresas: a ,)D produH os processadores e a nJidia produH os c!ipsets com alta per0ormance e suporte a recursos a-an1ados dos processadores ,)DA como o Hyper ransportA em seu c!ipset nForce3. , ,)D tamBDm 0ec!ou acordos com a 4B)A proprietGria da tecnologia 7;nmA para produHir c!ips soB essa tecnologiaA diminuindo a temperatura de seus processadores.

Sites Di$ersos
C !stitui+6 d hard7are: !ttp:@@alumni.ipt.pt@]BrunoBt@arquit^comp^traB^n'.!tm Arquitetura RISC e CISC Jer !ttp:@@alumni.ipt.pt@]BrunoBt@$4S$^-ersus^84S$.!tm PENTI8M IV versus ATH#ON 9:;; 3P !ttp:@@alumni.ipt.pt@]BrunoBt@Pentium4J^-ersus^,t!lon'5;;<P.!tm Parti+,es e SO !ttp:@@alumni.ipt.pt@]BrunoBt@'^rel^instal@inde?.!tml N v <arra"e!t = &r cessad res i!te' c re i> = ta"<?" c " 'i@a+6 a u" arti@ s <re HA&erTra!s& rt da AMD !ttp:@@LLL.cluBedo!ardLare.com.Br@artigos@'%%" ,s imagens seguintes mostram o Barramento utiliHado atD agora (FSB) e o no-o Barramento da 4ntelA o =uicEPat! 4nterconnect