FSM 1:

FSM 1
salidas(2:0)

DIAGRAMA DE ESTADOS

>

reset
reset

Estado_0 000

Estado_4 100

Estado_1 001

Estado_3 011

Estado_2 010

Sistemas Digitales

EJERCICIOS FSM

Carlos A. Angulo Julio

FSM 1:
Estado actual estado_0 estado_1 estado_2 estado_3 estado_4

TABLA DE ESTADOS
Condicin de Transicin 1 1 1 1 1 Estado uturo estado_1 estado_2 estado_3 estado_4 estado_0

SALIDAS 2 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0

Para la codificacin de los estados utilizamos asignacin de estado codificada por salida

CODIFICACIN estado_0 estado_1 estado_2 estado_3 estado_4 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0

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FSM 1:

DESCRIPCIN VHDL

Sistemas Digitales

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Sistemas Digitales

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FSM 2:
FSM 2
salidas(2:0) control > reset

DIAGRAMA DE ESTADOS

reset

Estado_0 000

Estado_4 100

Estado_1 001

Estado_3 011

Estado_2 010

Sistemas Digitales

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FSM 2:
Estado actual estado_0 estado_1 estado_2 estado_3 estado_4 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0

TABLA DE ESTADOS
Condicin de Transicin control = 1 control = 0 control = 1 control = 0 control = 1 control = 0 control = 1 control = 0 control = 1 control = 0 Estado Futuro estado_1 estado_4 estado_2 estado_0 estado_3 estado_1 estado_4 estado_2 estado_0 estado_3 CODIFICACIN estado_0 estado_1 estado_2 estado_3 estado_4 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0

SALIDAS 2 1 0

Para la codificacin de los estados utilizamos asignacin de estado codificada por salida

Sistemas Digitales

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FSM 2:

DESCRIPCIN VHDL

Sistemas Digitales

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FSM 3:
FSM !
salidas(2:0) start > reset

DIAGRAMA DE ESTADOS

reset

start = 1

reposo 000

idle 000

Estado_1 001

Estado_4 100

Estado_3 011

Estado_2 010

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FSM 3:
Estado Actual reposo estado_1 estado_2 estado_3 estado_4 idle 0 0 0 0 0 0 1 0 1 1 0 1 0 1 0

TABLA DE ESTADOS
Condicin de Transicin start = 1 start = 0 1 1 1 1 start = 1 start = 0 Estado Futuro estado_1 reposo estado_2 estado_3 estado_4 idle idle reposo CODIFICACIN reposo 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0

SALIDAS 2 1 0

0 0 0

Para la codificacin de los estados utilizamos asignacin de estado codificada por salida
Como las salidas en los estados REPOSO REPOSO REPOSO e IDLE IDLE IDLE son i !ales" se necesita !n #it adicional $ara di%erenciar los c&di os de estos dos estados
Sistemas Digitales EJERCICIOS FSM

estado_1 estado_2 estado_3 estado_4 idle

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FSM 3:

DESCRIPCIN VHDL

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FSM 4:
FSM "
start > salidas(2:0) #!s' %inis( reset

DIAGRAMA DE ESTADOS

reset

start = 1

reposo 00 000

idle 11 000

Estado_1 01 001

Estado_4 11 100

Estado_3 01 011

Estado_2 01 010

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FSM 4:
Estado Actual Reposo estado_1 estado_2 estado_3 estado_4 idle 0 0 0 0 1 1 0 1 1 1 1 1

TABLA DE ESTADOS
000 001 010 011 100 000 Condicin de Transicin start = 1 start = 0 1 1 1 1 start = 1 start = 0 Estado Futuro estado_1 reposo estado_2 estado_3 estado_4 idle idle reposo CODIFICACIN reposo 0 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 0 0 0

SALIDAS Fin #us 2$0

Para la codificacin de los estados utilizamos asignacin de estado codificada por salida

estado_1 estado_2 estado_3 estado_4 idle

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FSM 4:

DESCRIPCIN VHDL

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