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Anne universitaire : 2012/2013 Filire : IRT3/IAII3

Travaux dirigs Electronique des circuits numriques Chapitre 2

I Considrons une porte NAND TTL normale dont la sortie commande n entres dautres portes de la mme famille (figure 1). Chacune des ces entres absorbe 40A au niveau haut et fournie 1.6mA au niveau bas. On considre que Q4 fonctionne en linaire au niveau haut et que Q3 est satur pour le niveau bas (VCE sat=0.1V et Rsat=20). On donne VBE0 =VD0 = 0.7V et =50.
5V

1.6K
Q4

130
n entres
1

n entres

I0

D1
2

I1
Q3

SH

SL

Figure 1 1 Montrer que SH dpend trs peu de n alors que SL dpend beaucoup de n. 2 Comment volue limmunit au bruit avec n.

II Soit deux portes collecteur ouvert (7401) montes en ET cbl comme le montre la
figure 2. On donne IOL=16mA, IIL= 1.6mA et VOL = 0.4V. 1 Dterminer lexpression logique de X. 2 Supposons que X =0, calculer les valeurs possibles de la rsistance RC sachant que la sortie X doit piloter dautres circuits de mmes familles dont le facteur de charge totale est 3UC.

+5V Rc A B X Circuit de charge (mme technologie)

C D Fig. 2

III Soit le circuit de la figure 3. Les portes sont collecteur ouvert. On donne : VOH =2.4V, VOL=0.4V, IOH=250A, IOL=16mA, VIH =2.4V, VIL=0.4V, IIH=40A, IIL=1.6mA. 1 dterminer lexpression logique de la sortie X. 2 Calculer les valeurs possibles de la rsistance RC en supposant que la sortie X pilote quatre autres inverseurs.
5V 5V

A B C D E F

1A 1 3 2

1K

RC

2A 1 3 2 1 A 2

3A 1 3 2

Figure 3

IV Soit le montage de la figure 4. Les portes AND trois entres sont collecteur ouvert (CO) caractrises par: (VOH =2.7V, VOL=0.4V, IOH=100A, IOL=8mA). Les portes NAND deux entres sont caractrises par : (VIH =2.7V, VIL=0.4V, IIH=20A, IIL=0.4mA). 1 Donner l'quation logique en S et dduire celles en Q1 et Q2. 2 Calculer Rp pour assurer un niveau haut en S 3 Dterminer la valeur de Rp pour assurer un niveau bas en S.

Figure 4 V Soit le dispositif de la figure 5, les inverseurs sont collecteur ouvert, VOH =2.4V, VOL=0.4V, IOH=250A, IOL=16mA, VIH =2.4V, VIL=0.4V, IIH=40A, IIL=1.6mA. 1 dterminer lexpression logique de S. 2 Calculer les valeurs possibles de la rsistance RC en supposant que la sortie S doit piloter dautres circuits de mmes familles dont le facteur de charge est 2UC.

A S B

2 UC

Figure 5

VI Soit le montage de la figure 6-a. On considre que la porte de transfert est idale. Dterminer puis tracer la tension de sortie vS pour les signaux dentre vE et de commande vC de la figure 6-b. vE vC 5V vC vE 10K 10K vC Figure 6-a 3 vS 0V vC 0 Figure 6-b 1 0 t t

VII Soit le circuit de lamplification des signaux analogique commands par des signaux numriques de la figure 7. On considre que la porte de transfert et lAOP sont idals. Trouver la tension de sortie vS = f(vE) pour les tats vC=0 et vC=1. 10K 10K vC vE vC 10K +
OUT

+ vS

Figure 7

VIII Portes logiques en technologie CMOS.


1- raliser les fonctions logiques S=AB+C.(A+B) et S=ABC+A+B+C 2- En utilisant les principes de la logique complmentaire CMOS (rseau de tirage "1" base de transistors PMOS et rseau de tirage "0" base de transistors NMOS), raliser la fonction logique Y = (A+B)C+BD. 3- Sur la figure 8 une seule porte ralise correctement une fonction logique. En examinant la dualit des rseaux N et P (une structure de transistors srie P correspond une structure parallle N et vice versa), dduisez la bonne porte. Quelle est lexpression de sa fonction logique ? Fig. 8