Circuitos Secuenciales

III.
DISEO DE CIRCUITOS SECUENCIALES
3.2 CIRCUITOS SECUENCIALES SNCRONOS
2. CIRCUITOS SECUENCIALES SINCRNICOS

El comportamiento de los circuitos secuenciales se determina de las entradas, las salidas y los estados de los multivibradores (MVB). Ambas entradas y el estado siguiente son una funcin de las entradas y el estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de la secuencia de tiempos de las entradas, salidas y estados internos. Es posible escribir expresiones de Boole que describan el comportamiento de los circuitos secuenciales. Sin embargo, estas expresiones deben incluir la secuencia de tiempos necesaria directa o indirectamente. Un diagrama lgico secuencial se reconoce como un circuito si ste incluye multivibradores. Los MVB pueden ser de cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales. Muchos circuitos lgicos contienen MVB, multivibradores monoestables y compuertas lgicas que se conectan para realizar una operacin especfica. Con frecuencia se usa una seal de reloj primaria para ocasionar que los niveles lgicos del circuito pasen a travs de una determinada secuencia de estados. En trminos generales, los circuitos secuenciales se analizan siguiendo el procedimiento que se describe a continuacin: 1. Examinar el diagrama del circuito y buscar estructuras como contadores o registros de corrimiento para su simplificacin. 2. Determinar los niveles lgicos que estn presentes en las entradas de cada multivibrador antes de la incidencia del primer pulso del reloj. 3. Utilizar estos niveles para determinar la forma en que cada multivibrador cambiar en respuesta al primer pulso de reloj. 4. Repetir los pasos 2 y 3 para cada pulso sucesivo de reloj. En la FIGURA 3, se muestra un circuito secuencial utilizando multivibradores J-K con reloj.
R. ESPINOSA R. y P. FUENTES R.
3-21
III. DISEO DE CIRCUITOS SECUENCIALES
2.1. CIRCUITOS SECUENCIALES SINCRNICOS

2.1.1. Modalidad de reloj
El siguiente diagrama muestra el algoritmo de diseo y anlisis de los circuitos secuenciales sncronos en la modalidad de reloj.
Ejemplo de anlisis:
1. Deducir la funcin del siguiente circuito:
La ecuacin de estado para el MVB J-K es: . . . . . . . . . . . . . . . (I) . . . . . . . . . . (II) . . . . . . . . . . (III)
Del circuito se tiene: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . (1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . (2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . (3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . (4) Sustituyendo (1) y (2) en (II): . . . . . . . . . (5) Sustituyendo (3) y (4) en (III): . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . (6) De las ecuaciones (5) y (6), se obtienen las mascarillas para las tablas de estados. Utilizando mapas de K:
3-22
Tablas de estados (asignando 00=q0, 01=q1, 11=q2 y 10=q3):

y1 y0 x=0 x=1 y1 y0 qv x=0 x=1 y1 y0 qv x=0 x=1
0 0 1 1
0 1 1 0
0 0 1 0
0 0 1 0
0 1 1 1
1 0 1 1
0 0 1 1
0 1 1 0
q0 q1 q2 q3
q0 q0 q2 q0
q1 q3 q2
q2
0 0 1 1
0 1 1 0
q0 q1 q2 q3
q0,0 q0,0 q2,0 q0,0
q1,0 q3,0 q2,0 q2,1
Funcin: Circuito detector de secuencia con restauracin externa con cdigo 111 (en el tercer pulso Z=1). Ejemplo de diseo Se debe disear un circuito secuencial en la modalidad de reloj, que cuente con un mecanismo externo de restauracin que, cuando sea necesario, deber restaurar al circuito al estado inicial. Determinar un diagrama de estados del circuito, de tal manera que genere una salida 1 para un perodo de reloj que coincida slo con la segunda entrada de 0 de una secuencia que se compone exactamente de 2 unos (no ms de 2) seguidos por 2 ceros. Cuando la salida ha
3-23
sido 1 durante un perodo de reloj, la salida se mantendr en 0 hasta que el circuito se restaure exactamente. Diagrama de bloques. Carta de Tiempo.
Diagrama de estados.
Tabla de estados.
qv q0 q1 q2 q3 q4 q5 x=0 q5,0 q5,0 q3,0
x=1
q1,0 q2,0 q5,0 q3,0 q4,0 q1,0
q4,1
q4,0 q5,0
Uno de los mtodos de reduccin de las tablas de estados es el mtodo por inspeccin, el cual establece que dos estados son equivalentes si: 1. Son circuitos completamente especificados. Se dice que un circuito es completamente especificado, si partiendo de un estado se conoce a donde llegar (estado siguiente) y se sabe el valor de la seal de salida con un determinado vector de entrada. 2. Si de 8(q, x) = 8(p, x), se tiene que q = p. Donde:
8 = funcin de salida p, q = estados presentes x = vector de entrada
Por lo tanto, se conoce que q0 y q5 son estados equivalentes; si cumplen con esta regla se puede anular a cualquiera de los dos. En este ejemplo se eliminar q5, sustituyendolo en todos los casos por q0.
3-24
Tabla reducida.
qv q0 q1 q2 q3 q4 x=0 q0,0 q0,0 q3,0 q4,1 q4,0 x=1 q1,0 q2,0 q0,0 q0,0 q4,0
Asignacin de estados. Si: m = nmero de estados = 5 r = nmero de variables de estado = 2r > m r = nmero de multivibradores = 23 > 5 Como 8>5, entonces se tienen 3 variables de estado: y2, y1, y0. De lo anterior, se tiene la siguiente tabla de asignacin de estados:
y2 0 0 0 0 1 1 1 1 y1 0 0 1 1 0 0 1 1 y0 0 1 0 1 0 1 0 1 q1v q0 q1 q2v x q0 q1 q2 q3 q4 x x q3v x x q0 q1 q2 q3 q4 x q4v x x x q0 q1 q2 q3 q4
q2
q3 q4 x x x
Tomando en cuenta la primera. asignacin (qv), se obtiene la tabla asignada:

qv
q0 q1 q2 q3 q4 x x x
y2
0 0 0 0 1 1 1 1
y1
0 0 1 1 0 0 1 1
y0
0 1 0 1 0 1 0 1
x=0
000,0 000,0 010,0 110,1 110,0 xxx,x xxx,x xxx,x
x=1
001,0 011,0 000,0 000,0 110,0 xxx,x xxx,x xxx,x
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Utilizando multivibradores tipo J-K, cuya tabla de estados es:

Q 0 0 1 1 Q+ 0 1 0 1 J 0 1 x x K x x 1 0
Obtencin de los mapa K
El logigrama queda:
Ejemplo de diseo:
Se debe disear un circuito secuencial de dos lneas de entrada x1 y x2 y una sola salida z. Si un pulso de reloj llega cuando x1=0 y x2=0 (00), el circuito debe asumir un estado de restauracin que se puede representar con Q0. Suponer que los siguientes seis pulsos del reloj, despus de un pulso de restauracin, coinciden con la siguiente secuencia de combinaciones de entrada. Las entradas son 01, 10, 11, 01, 10 y 11. La salida z=1 coincidiendo con el sexto pulso de esta secuencia de 6 pulsos de reloj, pero z=0 en todos los otros momentos. El circuito no se puede restaurar a Q0 excepto mediante la entrada 00. Definir un estado especial al que puede pasar el circuito una vez que sea imposible que se produzca una secuencia que origine una salida. Por lo tanto, el circuito deber esperar en el estado especial hasta que se restaure.
3-26
Secuencia:
01, 10, 11, 01, 10, 11
Carta de tiempo:
Diagrama de estados:
TABLA DE ESTADOS
TABLA REDUCIDA (q6 = q7)
qv q0 q1 q2 q3 q4 q5 q6 q7
0 0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0
0 1 q1,0 q7,0 q7,0 q4,0 q7,0 q7,0 q7,0 q6,0
1 1 q7,0 q7,0 q3,0 q7,0 q7,0 q6,1 q7,0 q7,0
1 0 q7,0 q2,0 q7,0 q7,0 q5,0 q7,0 q7,0 q7,0
qv q0 q1 q2 q3 q4 q5 q6
0 0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0
0 1 q1,0 q6,0 q6,0 q4,0 q6,0 q6,0 q6,0
1 1 q6,0 q6,0 q3,0 q6,0 q6,0 q6,1 q6,0
1 0 q6,0 q2,0 q6,0 q6,0 q5,0 q6,0 q6,0
3-27
Diagrama de estados reducido:
Uno de los criterios de asignacin, es considerar al circuito de salida de tal manera que sea ste el ms sencillo. Para conseguir esto, se mueve el estado q5 (en este caso) que contenga la seal de salida igual con 1, a una posicin tal que sea fcil de hacer enlaces con los estados opcionales.
qv q0 q1 q2 q3 q4 q6 q5 qx 0 0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 x,x 0 1 q1,0 q6,0 q6,0 q4,0 q6,0 q6,0 q6,0 x,x 1 1 q6,0 q6,0 q3,0 q6,0 q6,0 q6,0 q6,0 x,x 1 0 q6,0 q2,0 q6,0 q6,0 q5,0 q6,0 q6,0 x,x
Utilizando multivibradores tipo D, se pasa a la siguiente tabla:

qv q0 q1 q2 q3 q4 q6 q5 qx y2 0 0 0 0 1 1 1 1 y1 0 0 1 1 0 0 1 1 y0 0 1 0 1 0 1 0 1 0 0 000 000 000 000 000 000 000 000 0 1 001 111 111 110 111 111 111 xxx 1 1 111 111 010 111 111 111 111 xxx 1 0 111 011 111 111 101 111 111 xxx
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Mapas de Karnaugh:
3-29
El logigrama correspondiente es:
EJERCICIOS
1. Determinar el diagrama y la tabla de estados de un circuito detector de secuencia que detecte 101. La salida debe ser 1 cuando ocurra el ltimo pulso de la secuencia. La salida Z deber restablecerse a 0 para el siguiente pulso. La secuencia deber presentar traslape. x = 010101101 2. Obtener el diagrama y la tabla de estados para un detector de secuencia de tal manera que Z = 1 en el segundo bit de 2 unos consecutivos. El circuito puede disearse con traslape siempre y cuando se siga la siguiente secuencia: x = 01100111110
3-30
3. Obtener el diagrama y la tabla de estados tal que Z = 1 cuando ocurra el segundo bit de la secuencia 01. x = 010100100 4. Obtener la tabla y el diagrama de estados tal que Z = 1 cuando la secuencia sea 1010. x = 00101001010101110 5. En una interseccin de dos calles, una en la direccin norte-sur (NS) y otra en la este-oeste (EO). Se instalan semforos con indicaciones de rojo, mbar y verde. Disear un circuito mostrando la secuencia de estados que recorrern las luces. Suponer que el sistema est controlado por un reloj cuyo perodo es de 5 segundos. En cada direccin se permite trfico durante 20 segundos y la luz mbar dura 20 segundos.
REDUCCIN DE TABLAS DE ESTADO

Existen tres mtodos: Por inspeccin, por particiones y por tablas de implicacin.
Mtodo de reduccin por particiones.

Definiciones: RELACIN DE EQUIVALENCIA: Cuando un par de ordenadas de elementos x,y posee una propiedad que los relaciona, se dice que x est relacionado con y. xRy Para que se cumpla la expresin anterior, se requiere: 1. x R y entonces x = x reflexiva. 2. x R y entonces x = y simtrica. 3. x R y y y R z entonces x = y y y = z, por tanto: x = z transitiva. ESTADOS EQUIVALENTES: La condicin para que existan estados equivalentes, es que el circuito est completamente especificado. Se dice que un circuito est completamente especificado si las salidas y los estados siguientes se especifican para cada combinacin de estados presentes y de entrada.
3-31
La funcin de estado siguiente se denota por el smbolo * y la funcin de salida por 8. Notacin:
* = Estado presente, vector de entrada = qv+1 8 = Estado siguiente, vector de salida = Z

Ejemplo: Sea la siguiente tabla y el vector x = 023001: q q1 q2 q3 q4 x 0 q3,0 q3,0 q3,0 q4,0 1 q1,0 q3,0 q1,1 q4,0 3 q2,0 q4,0 q1,3 q2,0 2 q2,0 q4,0 q1,2 q2,0
*(q1,0) = q3 *(q3,2) = q1 *(q1,3) = q2 *(q2,0) = q3 *(q3,0) = q3 *(q3,1) = q1
8(q1,0) = 0 8(q3,2) = 2 8(q1,3) = 0 8(q2,0) = 0 8(q3,0) = 0 8(q3,0) = 1
= 00 = 10 = 00 = 00 = 00 = 01
De lo anterior, se pueden establecer las siguientes definiciones: DEFINICIN 1: Sean A y B dos circuitos completamente especificados sujetos a las mismas secuencias de entrada posibles: Sea x1, x2,..., xm una secuencia de valores posibles del conjunto de entrada x de una longitud arbitraria. Los estados p0B y q0A son indistinguibles (equivalentes), lo cual se expresa como p = q si y slo si:
8A(q,x1,x2,x3,...,xm) = 8B(p,x1,x2,x3,...,xn)
DEFINICIN 2: Se dice que los circuitos secuenciales A y B son equivalentes, lo cual se expresa A = B, si para cada estado q0A, existe una tabla de estado p0B, tal que p = q, e inversamente para cada estado p0B existe un estado q0A, tal que q = p. CONCLUSIN: Dada una tabla de estados, el objetivo es obtener una tabla de estados con el menor nmero posible de ellos, porque esto implica utilizar un nmero menor de elementos de memoria (multivibradores). DEFINICIN 3: Se har que los estados de un circuito secuencial se dividan en clases separadas. p = q denota que los estados p y q queden dentro de la misma clase en la particin. Esta particin se compone de clases de equivalencia de estados indistinguibles (2 estados indistinguibles deben estar en la misma clase), si y slo si se satisfacen las 2 condiciones siguientes para cada par de estados p y q en la misma clase (p = q) y cada entrada individual x: 1. 2.
8(p,x) = 8(q,x) *(p,x) = *(q,x)
Indica que las salidas son iguales Significa que quedan dentro de la misma clase
Ejemplo: Dada la siguiente tabla, reducirla por el mtodo de particiones.
3-32
qv 1 2 3 4 5 6 7
x=0 1,0 1,1 4,0 1,1 2,0 4,0 2,0
x=1 1,0 6,1 5,0 7,0 3,0 5,0 3,0 a b a c a a a

Clase a: Son todos los estados que para x=0 y x=1, la salida es cero Clase b: Son todos los estados que para x=0 y x=1, la salida es uno Clase c: Son todos los estados que para x=0, z=1 y para x=1, z=0
1. Parte:
CLASE a b c ESTADOS 1,3,5,6,7 2 4
2. Parte: (1 particin)
CLASE qv qv+1 a 1 3 5 6 7 aa ca ba ca ba b 2 aa c 4 aa
2 particin
CLASE a b c d e ESTADOS 1 2 4 3,6 5,7 CLASE qv qv+1 a 1 aa b 2 ad c 4 ae d 3 6 ce ce
e
5 7 bd bd
Se elimina 5 y 7 por se equivalentes con 3 y 5
Tabla reducida:
qv 1 2 3 4 5 x=0 1,0 1,1 4,0 1,1 2,0 x=1 1,0 3,1 5,0 5,0 3,0
3-33
EJERCICIOS:
Dadas las siguientes tablas, reducirlas por el mtodo de reducciones:
1.
qv 1 2 3 4 5 6 7 x=0 1,0 1,0 4,1 2,0 1,0 3,1 2,0 x=1 1,1 6,1 5,1 6,0 3,1 4,0 3,0
2.
qv q0 q1 q2 q3 q4 q5 q6 q7 x=0 q0,1 q0,0 q1,0 q1,0 q2,0 q2,0 q3,0 q3,0 x=1 q0,0 q4,0 q5,0 q5,0 q6,1 q6,1 q7,1 q7,1
3.
qv q0 q1 q2 q3 q4 q5 q6 q7 x=0 q1,0 q0,1 q2,0 q5,0 q1,1 q3,1 q2,1 q2,1 x=1 q0,1 q3,1 q4,0 q2,1 q6,0 q5,0 q7,0 q7,0
Mtodo de reduccin por tablas de implicacin.

Un conjunto de estados P se implica mediante un conjunto de estados R si para cada entrada especfica x, P es el conjunto de todos los estados siguientes *(r,x), para todos los estados presentes r en R. Ejemplo:
qv
1 2 3 4 5 6 7 8 9 10 11 12
x=0
2,0 4,0 6,0 8,0 10,0 4,0 10,0 8,0 10,1 4,0 2,0 2,0
x=1
3,0 5,0 7,0 9,0 1,0 12,0 12,0 1,0 1,0 1,0 1,0 1,0
qv
1 2 3 4
0
3 4 1 1
1
4 4 1 2
2
2 3 3 1
3
4 4 4 4
3-34
2 3 4 5 6 7 8 9 10 11 12
2-4 3-5 2-6 3-7 2-8 3-9 2-10 1-3 2-4 3-12 2-10 3-12 2-8 3-1 4-6 5-7 4-8 5-9 4-10 1-5 5-12 4-10 5-12 4-8 1-5 6-8 7-9 6-10 1-7 4-6 7-12 6-10 7-12 6-8 1-7 6-8 7-9 4-8 9-12 8-10 9-12 1-9 4-10 1-12 1-12 8-10 4-10 4-8 1-12 8-10 1-12
2-4 1-3 2-2 1-3 1-3
1-5 2-4 1-5 2-4 1-5 2
4-6 1-7 4-6 1-7 2-6 1-7 3
4-8 1-9 4-8 1-9 2-8 1-9 4
4-10 2-10 2-10
1-12 2-4 1-12 2-4 1-12 6
4-10 1-12 2-10 1-12 2-10 1-12 7
4-8 2-8 2-8 2-4 2-4
significa que ya
est implicado (en el 10)
10
11
Pasos eliminados: 1er. Paso: 1-9, 2-9, 3-9, 4-9 5-9, 6-9, 7-9, 8-9, 9-10, 9-11, 9-12 Para el segundo paso se eliminan todos los que tengan implicados los del primer paso. 2do. Paso: 1-4, 2-4, 3-4, 4-5, 4-6, 4-7, 4-8, 4-10, 4-11, 4-12 3er. Paso: 1-2, 1-6, 1-10, 2-3, 2-5, 2-7, 2-8, 2-11, 3-6, 3-10, 5-6, 5-10, 6-7, 6-8, 6-11, 6-12, 7-10, 8-10, 10-11, 10-12 4to. Paso: 1-8, 3-8, 5-8, 7-8, 8-11, 8-12 Bsqueda de pares equivalentes:
3-35
11 10 9 8 7 6 5 4 3 2 1
(11-12) (11-12) (11-12) (11-12) (11-12)(7-11)(7-12) (11-12)(7-11)(7-12)(6-10) (11-12)(7-11)(7-12)(6-10)(5-7)(5-11)(5-12) (11-12)(7-11)(7-12)(6-10)(5-7)(5-11)(5-12) (11-12)(7-11)(7-12)(6-10)(5-7)(5-11)(5-12)(3-5)(3-7)(3-11)(3-12) (11-12)(7-11)(7-12)(6-10)(5-7)(5-11)(5-12)(3-5)(3-7)(3-11)(3-12)(2-6)(2-10) (11-12)(7-11)(7-12)(6-10)(5-7)(5-11)(5-12)(3-5)(3-7)(3-11)(3-12)(2-6)(2-10)(1-3)(1-)(1-7)(1-11)(1-12)(4)(8)(9)
Diagrama de Merger:
TABLA REDUCIDA
qv 1 2 4 8 9 x=0 2,0 4,0 8,0 8,0 2,1 x=1 1,0 1,0 9,0 1,0 1,0
3-36
EJERCICIOS
Reducir por medio de tablas de implicacin:
1.
00 qv 1 2 3 4 5 6 7 8 9 10 11 0 6 6 6 5 5 6 5 6 9 6 6 01 1 2 3 9 6 9 6 10 2 9 11 9 10 2 1 1 4 7 7 1 7 1 1 1 4 11 3 1 1 1 8 1 1 1 8 1 1 1 00 0 0 0 0 1 1 0 1 0 0 0 0 01 1 0 0 0 0 0 0 0 0 0 0 0 10 2 0 0 1 1 1 0 1 0 0 0 1 11 3 0 0 0 0 0 0 0 0 0 0 0
2.
00 qv A B C D E F G H 0 E,1 C,0 B,1 G,0 C,0 C,1 D,1 B,1 01 1 C,0 F,1 A,0 F,1 F,1 F,1 A,0 C,0 10 2 B,1 E,1 D,1 E,1 D,1 D,0 B,1 E,1 11 3 E,1 B,0 F,1 B,0 E,0 H,0 F,1 F,1
ASIGNACIN DE ESTADOS:
El nmero total de elementos de memoria MFF = r = variables de estado, est relacionado al nmero de estados NS = m del circuito, es decir:
Por lo tanto, habr un nmero de asignacin de estados, NAE, igual a:
Que es la forma de asignacin de estados de 2r combinaciones de estados binarios de asignacin a los NS (m) estados. La siguiente tabla muestra algunos ejemplos numricos:
3-37
NMERO DE ESTADOS (m)
NMERO DE VARIABLES DE ESTADO (r)
NMERO DE ASIGNACIONES DE ESTADO (NAE)
NMERO DE ASIGNACIONES ESPECFICAS
1 2 3 4 5 6 7 8 9 10
0 1 2 2 3 3 3 3 4 4
2 24 24 6,720 20,160 40,320 40,320 4.5x109 4.9x1010
. 3 3 3 140 420 840 840 10'810,800 75'675,600
Asignaciones tiles:
Criterios para la asignacin de estados: Regla I A) Se deben examinar los renglones de la tabla reducida que tengan anotaciones idnticas para el estado siguiente en cada columna. Estos renglones deben recibir asignaciones adyacentes. De ser posible las anotaciones del estado siguiente en esos renglones deben recibir asignaciones de acuerdo con la regla II. B) Se verifican los renglones de la tabla de estados reducida que tienen las mismas anotaciones del estado siguiente pero en diferente orden de columna. A estos renglones se les debe dar asignaciones adyacentes, Las anotaciones del estado siguiente pueden recibir asignaciones adyacentes. C) Los renglones con anotaciones idnticas para el estado siguiente, en algunas pero no en todas las columnas, deben recibir asignaciones adyacentes, en donde los renglones que tengan ms columnas idnticas asuman la mxima prioridad. Regla II Las anotaciones del estado siguiente para un rengln dado, deben recibir asignaciones diferentes. Regla III Las asignaciones deben hacerse de tal manera que simplifiquen los mapas de salida.
Ejemplo:
El principio de un mensaje de un sistema de sistema de comunicacin en particular, se denota mediante la aparicin de 3 unos consecutivos en una lnea x. Los datos en esta lnea se han sincronizado con una seal de reloj que tenga una salida 1 slo en el tiempo de reloj que coincida
3-38
con el tercero de una secuencia de 3 unos en la lnea x. El circuito servir para advertirle al sistema receptor sobre la iniciacin de un mensaje. Se propone un mecanismo de restauracin independiente una vez que concluya el mensaje. CARTA DE TIEMPO DIAGRAMA DE ESTADOS
TABLA REDUCIDA
q(V) q q1 q2 q3 q4
0
x=0 q q4,0 q4,0 q3,0 q4,0

4,0
x=1 q q2,0 q3,1 q3,0 q1,0

1,0
q(V) a a b a q 0 = q4 q q1 q2 q3
0
x=0 q q0,0 q0,0 q3,0

0,0
x=1 q1,0 q2,0 q3,1 q3,0
1a. Asignacin
utilizando MVB tipo J-K
q(V) q0 q1 q2 q3
y1 y0 0 0 1 1 0 1 1 0
x=0 00,0 00,0 00,0 10,0
x=1 01,0 11,0 10,1 10,0
Q 0 0 1 1
Q+ 0 1 0 1
J 0 1 x x
K x x 1 0
3-39
2a. Asignacin
q(V) q0 q1 q2 q3
y1 y0 0< 0 0 1 1 1 1 0
x=0 00,0 00,0 00,0 10,0
x=1 11,0 10,0 01,0 10,0
3a. Asignacin
q(V) q0 q1 q2 q3
y1 y0 0 0 1 1 0 1 1 0
x=0 00,0 00,0 11,0 00,0
x=1 10,0 11.1 11,0 01,0
3-40
3.3 CIRCUITOS SECUENCIALES ASNCRONOS
3. CIRCUITOS SECUENCIALES ASNCRONOS

3.1 Modalidad de pulso
Un circuito secuencial se dice estar operando en la modalidad de pulso si se satisfacen las siguientes condiciones: A. Al menos una de las seales de entrada es un pulso. B. Los cambios de los estados internos ocurre nicamente en respuesta a ala ocurrencia de un pulso en las terminales de entrada. C. Cada estado de entrada, con la ocurrencia de un pulso, origina nicamente un cambio en el estado interno. D. Todas las entradas de pulso debern ser lo suficientemente amplio para disparar un multivibrador (MVB). E. Todos los MVB sern asncronos o de los sncronos pero disparados por flancos o de los determinados maestro-esclavo. F. En las entradas no se permite la ocurrencia de dos o ms pulsos en forma simultnea. G. Las tablas de estados tendrn tantas columnas como pulsos de entrada existan. H. En los mapas de Karnaugh no es vlido hacer enlaces horizontales, slo se permiten enlaces verticales. I. Existen dos tipos de pulsos en esta modalidad: Mealy y Moore.
J. Un circuito de Mealy es aquel cuyas entradas y salidas son un pulso. Como puede observarse del modelo adjunto, un circuito de Mealy consta de dos circuitos combinacionales, el primero maneja las seales de memoria y el segundo las salidas. Las seales de salida dependen no solamente de los pulsos de entrada sino tambin de los estados presentes. K. Un circuito de Moore es aquel cuyas entradas son pulsos y las seales de salida son de nivel.
3-41
En un circuito de Moore, figura adjunta, las seales de salida corresponden exclusivamente a los estados presentes. Es importante tener siempre en cuenta que las seales de entrada de un sistema secuencial pueden ser de dos tipos: NIVEL:El estado de entrada y/o salida vara de un valor a otro sin problemas de continuidad. IMPULSO: Entre dos estados de entrada diferentes existe un estado inactivo en el cual todas las variables toman el valor lgico cero.
EJEMPLO: Determinar los diagramas de estados de los circuitos de Mealy y Moore, cuando se
tiene una secuencia x1x2x3 y la salida es 1 en el ltimo pulso, es decir: Secuencia: x1x2x3 Salida: z = 0 0 1 SOLUCIN
Tabla de estados
q(V) q0 q1 q2 q3 x1 q1,0 q2,0 q2,0 q2,1 x2 q2,0 q3,0 q2,0 q2,0 x3 q0,0 q0,0 q0,0 q0,0
3-42
Tabla de estados
q
(V)
x1 q1 q2 q2 q4 q2
x2 q2 q3 q2 q2 q2
x3 q0 q0 q0 q0 q0
z 0 0 0 0 1
q0 q1 q2 q3 q4 x x x
opcionales para los mapas
EJEMPLO: Un ciclo de un sistema digital est

compuesto de tres subciclos que deben completarse en un cierto orden. Para comprobar esto, un verificador de secuencia recibir un pulso de terminacin de cada subciclo y un pulso de verificacin cuando el ciclo principal haya concluido. Cuando llega el pulso de verificacin K el verificador de secuencia llega a restaurarse y emitir un pulso de error, si los tres pulsos de terminacin A, B y C no se recibieron es se orden. Existen 6 secuencias posibles: ABC ACB BAC BCA CAB CBA K K K K K K Z=0 Z=1 Z=1 Z=1 Z=1 Z=1
Tabla de estados q(V) q q1 q2 q3 q4

0
A q -,-,-,q4,0
1,0
B q q2,0 -,-,q4,0
4,0
C q q4,0 q4,0 -,q4,0

4,0
K -,-,-,q0,0 q0,1
3-43
Por observacin de la tabla de estados, decimos que se trata de un circuito incompletamente especificado. Por lo tanto, ahora no buscaremos estados equivalente, sino estados equivalentes. No son factibles: q0+q1, q0+q2, q0+q4, q1+q2, q1+q4, q2+q3, q2, q4, q3+q4 q0+q3 = q0=q3= q1+q3 = q1=q3= q1,0 q4,0 q4,0 -,-,- -,- -,- q0,0 q1,0 q4,0 q4,0 q0,0 -,- q2,0 q4,0 -,-,- -,-,- q0,0 2,0 4,0 -,- q q q0,0 q2+q2 = -,- -,- q3,0 -,-,- -,- -,- q0,0 2 3 q =q = -,- -,- q3,0 q0,0
Si se toma el que quedo completamente especificado (q0 = q3):
Tabla reducida q
(V)
A q1,0 -,-,q4,0
B q4,0 q2,0 -,q4,0
C q4,0 q4,0 q0,0 q4,0
R q0,0 -,-,q0,1
q0 q1 q2 q4
Nota:
La tabla de estados reducida qued de esta manera debido a que no existe q0=q1=q2=q3, se rompieron los lazos q16q3 y q26q3 y los 1, 2 y 4 quedaron como estados nicos.
Asignacin de estados q(V) q q1 q2 q4

0
Tabla de excitacin de la tabla No Y K 00 XX XX 00,1 Q Q+ 0 0 1 1 0 1 0 1 S R 1 0 1 X X 1 0 1
y1 y0 00 01 11 10
A 01 XX XX 10
B 10 11 XX 10
C 10 10 00 10
3-44
Mapas de Karnaugh:
El siguiente logigrama muestra el circuito verificador de secuencia:
3.2.
Modo fundamental
Las caractersticas para este tipo de circuito secuencial son: 1. J representa el tiempo de retardo mnimo para que ocurra una transicin. Este tiempo de retardo es el que se obtiene cuando una seal viaja a travs de una o ms compuertas. Esto indica que la retroalimentacin es directa. 2. La entrada y la salida son de nivel. 3. Con respecto a las variables de entrada, no puede haber dos cambios en forma simultnea. 4. Un estado estable es aquel cuyo valor del estado presente es igual al estado siguiente.
3-45
5. Cuando iniciamos un recorrido, al partir de un estado estable, siempre se realizan dos movimientos, uno horizontal y otro vertical. El primero se da cuando hay cambios en las seales de entrada y el segundo cuando partiendo de un estado estable se llega a un estado inestable, lo cual origina una bsqueda de un estado estable en sa columna. 6. En el proceso de diseo de diseo, no se permite ms de un estado estable por fila. 7. Las seales de salida son de nivel, por lo tanto, en el proceso de diseo, se tendrn tantas columnas como seales de salida existan.
EJEMPLO: Disear un circuito que controle la barra de un estacionamiento pblico de autos

compactos; el circuito debe ser totalmente automatizado. Consta de un receptor de monedas, un sensor infrarojo y un interruptor de piso. Lo anterior debe accionar en conjunto y en la secuencia que se especificar a una barra para controlar la entrada a dicho estacionamiento. Primero estar colocado el receptor de monedas, ms adelante el receptor infrarojo y poco antes de llegar a la barra el interruptor de piso. Cuando se deposite una moneda o la cuota establecida, el auto avanzar hasta interrumpir el haz de luz, poco despus la llanta delantera oprimir por primera vez el interruptor de piso, el auto avanzara y oprimir por segunda ocasin el interruptor de piso, el auto seguir avanzando y dejar libre el haz de luz, con lo que completar un ciclo de funcionamiento. Cualquier otra eventualidad, podra ser que tratasen de entrar (uno tras otro), el interruptor de piso al detectar una tercera llanta, la barra bajar daando al segundo auto; al interrumpir el haz de luz sin depositar la moneda, la barra no se levantar y cualesquier otros tipos de secuencias, que se salgan de lo establecido, sern nulas. DISEO
El diagrama a bloques adjunto, esquematiza a los elementos del problema: Del diagrama se definen las siguientes variables y sus valores lgicos: Variables de entrada: M = Moneda F = Foto Celda S = Sensor de piso Variables de salida: Z = Barra Tabla primitiva de flujo:
1 = Depositada 1 = Haz interrumpido 1 = Sensor activado
1= Barra arriba
3-46
Reduccin de la tabla de estados:
Pares encontrados
1-9 2-3 8-9 8-10 9-10 S S 1 2 3 4 5 6 7 8 S 9
3-47
Diagrama de Meyer:
Tabla reducida:
000
1 -
001
-
011
-
010
-
110
2 5 5 7 7 8
111
4 4 6 6 8 8
101
-
100
2 2 8 8
Z 0 1 1 1 1 1 1
Asignacin de estados: qv 1 2 4 5 6 7 8 X Y3 0 0 0 0 1 1 1 1 Y2 0 0 1 1 1 1 0 0 Y1 0 1 1 0 0 1 1 0 000 000 xxx xxx xxx xxx xxx 000 xxx 001 xxx xxx xxx xxx xxx xxx xxx xxx 011 xxx xxx xxx xxx xxx xxx xxx xxx 010 xxx xxx xxx xxx xxx xxx xxx xxx 110 xxx 001 010 010 111 111 101 xxx 111 xxx 011 011 110 110 101 101 xxx 101 xxx xxx xxx xxx xxx xxx xxx xxx 100 001 001 xxx xxx xxx 101 101 xxx
3-48
Utilizando mapas de Karnaugh:
El logigrama para Y3, Y2, Y1 y Z, es:
EJEMPLO: El sistema que se desea disear debe controlar la accin de las barreras que
permiten o impiden el paso de automviles en un crucero de ferrocarril. La va es nica, los trenes pueden pasar en uno u otro sentido y la longitud de los convoyes es indistinto. Tres detectores a, b y c indican la presencia de un tren en diferentes posiciones y las variantes de salida de stos (a, b y c respectivamente), toman un valor lgico 1 si hay un tren presente en la posicin correspondiente. El vector b est colocado en el crucero, mientras a y c estn dispuestos a diferentes distancias, a uno y otro lado de la interseccin; supngase que la distancia entre a y b es menor que entre b y c.
3-49
DISEO Primeramente se analizarn las longitudes posibles a los trenes con respecto a los lugares o a las distancias en que estn instalados los sensores, como se muestra en la siguiente figura:
Tabla primitiva de flujo:
3-50
De la tabla se obtiene:
De la informacin anterior, se obtiene la siguiente tabla reducida:
Asignacin de estados:
qv Y3 Y2 Y1 000 001 011 010 110 111 101 100
z 0 1 1 0 0 x x x
1 2 4 5 6 x x x
0 0 0 0 1 1 1 1
0 0 1 1 1 1 0 0
0 1 1 0 0 1 1 0
000 001 010 010 000 xxx xxx xxx
001 001 110 110 110 xxx xxx xxx
xxx 011 011 xxx xxx xxx xxx xxx
xxx xxx 011 xxx xxx xxx xxx xxx
xxx xxx xxx xxx xxx xxx xxx xxx
001 001 110 110 110 xxx xxx xxx
3-51
Mapas de Karnaugh:
El logigrama del crucero de ferrocarril es:
3-52

Circuitos Secuenciales

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III.

DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

2. CIRCUITOS SECUENCIALES SINCRNICOS

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

2.1. CIRCUITOS SECUENCIALES SINCRNICOS

La ecuacin de estado para el MVB J-K es: . . . . . . . . . . . . . . . (I) . . . . . . . . . . (II) . . . . . . . . . . (III)

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

Tablas de estados (asignando 00=q0, 01=q1, 11=q2 y 10=q3):

q0,0 q0,0 q2,0 q0,0

q1,0 q3,0 q2,0 q2,1

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

8 = funcin de salida p, q = estados presentes x = vector de entrada

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

Tomando en cuenta la primera. asignacin (qv), se obtiene la tabla asignada:

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

Utilizando multivibradores tipo J-K, cuya tabla de estados es:

Obtencin de los mapa K

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

01, 10, 11, 01, 10, 11

TABLA REDUCIDA (q6 = q7)

0 0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0

0 1 q1,0 q7,0 q7,0 q4,0 q7,0 q7,0 q7,0 q6,0

1 1 q7,0 q7,0 q3,0 q7,0 q7,0 q6,1 q7,0 q7,0

1 0 q7,0 q2,0 q7,0 q7,0 q5,0 q7,0 q7,0 q7,0

0 0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0

0 1 q1,0 q6,0 q6,0 q4,0 q6,0 q6,0 q6,0

1 1 q6,0 q6,0 q3,0 q6,0 q6,0 q6,1 q6,0

1 0 q6,0 q2,0 q6,0 q6,0 q5,0 q6,0 q6,0

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

Diagrama de estados reducido:

Utilizando multivibradores tipo D, se pasa a la siguiente tabla:

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

El logigrama correspondiente es:

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

REDUCCIN DE TABLAS DE ESTADO

Mtodo de reduccin por particiones.

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

* = Estado presente, vector de entrada = qv+1 8 = Estado siguiente, vector de salida = Z

*(q1,0) = q3 *(q3,2) = q1 *(q1,3) = q2 *(q2,0) = q3 *(q3,0) = q3 *(q3,1) = q1

8(q1,0) = 0 8(q3,2) = 2 8(q1,3) = 0 8(q2,0) = 0 8(q3,0) = 0 8(q3,0) = 1

8(p,x) = 8(q,x) *(p,x) = *(q,x)

Ejemplo: Dada la siguiente tabla, reducirla por el mtodo de particiones.

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

x=0 1,0 1,1 4,0 1,1 2,0 4,0 2,0

x=1 1,0 6,1 5,0 7,0 3,0 5,0 3,0 a b a c a a a

Se elimina 5 y 7 por se equivalentes con 3 y 5

III. DISEO DE CIRCUITOS SECUENCIALES

3.2 CIRCUITOS SECUENCIALES SNCRONOS

(q1,0) = q3 (q3,2) = q1 (q1,3) = q2 (q2,0) = q3 (q3,0) = q3 (q3,1) = q1

8(p,x) = 8(q,x) (p,x) = (q,x)