UCSP - Facultad de Ingeniera Ing.

Telecomunicaciones Arquitectura del Com utador

2009-2 !a"l !. Peralta #e$a

PRIMERA UNIDAD: INTRODUCCION Y MAQUINA DE VONN NEUMMANN

1
Alumno(s):

Gua de Prcticas
Introduccin a los circuitos combinacionales

Grupo: ___________

Nota:

___________________________________________________ ___________________________________________________

I. O !eti"#s
Revisar la lgica combinacional para aplicarla en la arquitectura del computador. Implementar componentes combinacionales, tiles en la sntesis de la arquitectura del computador, en base a VHDL.

II. C#$te$id# te%ric#

Circuitos combinacionales arreglos de compuertas lgicas, multiple!ores " decodi#icadores. Lengua$e descriptivo de %ard&are VHDL.

'ota.( )odos los alumnos antes de venir a laboratorio deber*n leer " estudiar el capitulo +, ,Circuitos Digitales Combinacionales-, del libro te!to del curso ,.rquitectura de Computadoras de los microprocesadores a las supercomputadoras- de /e%roo0 1ar%ami, 2ditorial 3c4ra& Hill, I5/'( +6 789(78:(+:(;+<;(; o I5/'(+: 78:(+:(;+<;(=

III. E&ui'#s ( )ateria*es

Laboratorio Laboratorio de 2lectrnica " Comunicaciones. 2quipos " dispositivos 1C 5o#t&are I52 7.= " 3odel5im 3ateriales " #ungibles 'o aplica

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IV. Acti"idades
+.1 Mu*ti'*e,#res >n multiple!or es un dispositivo electrnico cu"o comportamiento es similar a un interruptor. 2s decir que tiene varias entradas " una sola salida. 1ara elegir qu? entrada estar* presente en la salida es necesario controlar unas lneas que se llaman de seleccin. La siguiente #igura muestra un multiple!or

Desde luego que no debemos perder de vista que el nmero de canales de un multiple!or no es necesariamente = " en el nmero de entradas generalmente es una potencia de =. 3*s aun el nmero de lnea por canal no es necesariamente +. +.1.1 Creaci%$ u$ )u*ti'*e,#r de - a 1 e$ V.D/ 1ara crear un mu! de = a + usaremos en siguiente diagrama que representa no solo el circuito interno del dispositivo sino tambi?n la inter#ace

5iga los siguientes pasos - Cree un directorio de traba$o Ingrese al I52 de @ilin! para crear un pro"ecto llamado mu!A=A+ Lea el siguiente cdigo " asegrese de entender el #uncionamiento del programa.

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library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ----U !"##e $ $%e &"ll"'i ( library )e!lara$i" a y *ili + ,ri#i$i-es i $%is !")e. library UNISI.; use UNISI../C"#," e $s.all; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC6; i& i s$a $ia$i (

e $i$y #u+_0_1 is 1"r$ 2 +3 4 i +1 4 i y 4 i 5 4 "u$ e ) #u+_0_1;

ar!%i$e!$ure 7e%a-i"ral "& #u+_0_1 is si( al $14 s$)_l"(i!; si( al $04 s$)_l"(i!; be(i $1 89 +3 a ) 2 "$2y66; $0 89 +1 a ) y; 5 89 $1 "r $0; e ) 7e%a-i"ral;

Inserte el siguiente cdigo VHDL en el pro"ecto. 1ara eso debe adicionar un arc%ivo al pro"ecto que sea de tipo ,v%dl module-. Luego compile el programa para buscar errores de sinta!is. . continuacin estudie el siguiente cdigo del banco de prueba Btestbec%C para el componente mu!A=A+
LI7RAR: ieee; USE ieee.s$)_l"(i!_1164.ALL; USE ieee.s$)_l"(i!_u si( e).all; USE ieee. u#eri!_s$).ALL; ENTIT: #u+_0_1_$b IS END #u+_0_1_$b; ARCHITECTURE be%a-i"r O; #u+_0_1_$b IS -- C"#," e $ De!lara$i" CO.1ONENT #u+_0_1 1ORT2 +3 4 IN s$)_l"(i!; +1 4 IN s$)_l"(i!; y 4 IN s$)_l"(i!; 5 4 OUT s$)_l"(i! 6; END CO.1ONENT; &"r $%e U i$ U )er Tes$ 2UUT6

&

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--I si( si( si(

,u$s al +3 4 s$)_l"(i! 49 <3<; al +1 4 s$)_l"(i! 49 <3<; al y 4 s$)_l"(i! 49 <3<;

--Ou$,u$s si( al 5 4 s$)_l"(i!; !" s$a $ CL=_1ERIOD4$i#e4913 s; 7EGIN -- I s$a $ia$e $%e U i$ U )er Tes$ 2UUT6 uu$4 #u+_0_1 1ORT .A1 2 +3 9> +3? +1 9> +1? y 9> y? 5 9> 5 6; -- N" !l"!@s )e$e!$e) i ,"r$ lis$. Re,la!e 8!l"!@> bel"' 'i$% -- a,,r",ria$e ,"r$ a#e i ,u$_#+4 ,r"!ess be(i +3 89 <1<; +1 89 <3<; y 89 <3<; 'ai$ &"r CL=_1ERIOD; <1<; 'ai$ &"r CL=_1ERIOD; +3 89 <3<; +1 89 <1<; y 89 <3<; 'ai$ &"r CL=_1ERIOD; y 89 <1<; 'ai$ &"r CL=_1ERIOD; e ) ,r"!ess; END;

y 89

5i no %a" errores la salida del 3olde5im deber* presentar unas #ormas de onda como las que se muestran en la siguiente #igura

+.1.- Creaci%$ u$ )u*ti'*e,#r de + a 1 c#$ ca$a*es de 0- its de e$trada e$ V.D/ . continuacin crearemos un mu! de < canales con la particularidad que cada uno de ellos tiene 6= lneas de entrada. 2mplearemos el siguiente diagrama de bloque para representar su inter#ace

'

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Luego realice las siguientes acciones - Cree un nuevo directorio para el nuevo componente llamado 1CACD')A3@ Cree un pro"ecto en el directorio 2studie el siguiente cdigo

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; e $i$y 1C_CONT_.* is ,"r$ 2 CSEL_H4 i STD_LOGIC_/ECTOR21 )"' $" REG_A_IN4 i STD_LOGIC_/ECTOR2A1 )"' REG_7_IN4 i STD_LOGIC_/ECTOR2A1 )"' REG_C_IN4 i STD_LOGIC_/ECTOR2A1 )"' REG_D_IN4 i STD_LOGIC_/ECTOR2A1 )"'

36; $" 36; $" 36; $" 36; $" 36;

REG_SEL4 "u$ STD_LOGIC_/ECTOR2A1 )"' $" 36 6; e ) 1C_CONT_.*; ar!%i$e!$ure 7EHA/IORAL "& 1C_CONT_.* is --------------------------------------------- C"#," e $ )e!lara$i" s. ---------------------------------------------------------------------------------------- Si( al )e!lara$i" s. ---------------------------------------------------------------------------------------- .")ule i#,le#e $a$i" . -------------------------------------------be(i REG_SEL 89 REG_A_IN '%e CSEL_H 9 B33B else REG_7_IN '%e CSEL_H 9 B31B else REG_C_IN '%e CSEL_H 9 B13B else REG_D_IN; e ) 7EHA/IORAL;

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Luego de entender como el cdigo adicione un nuevo arc%ivo para colocar all el cdigo estudiado. Compilar el programa para buscar si %a" errores de sinta!is. 2studie el siguiente cdigo para el banco de traba$o

LI7RAR: ieee; USE ieee.s$)_l"(i!_1164.ALL; USE ieee.s$)_l"(i!_u si( e).all; USE ieee. u#eri!_s$).ALL; ENTIT: ,!_!" $_#+_$b IS END ,!_!" $_#+_$b; ARCHITECTURE be%a-i"r O; ,!_!" $_#+_$b IS -- C"#," e $ De!lara$i" &"r $%e U i$ U )er Tes$ 2UUT6

CO.1ONENT 1C_CONT_.* 1ORT2 CSEL_H 4 IN s$)_l"(i!_-e!$"r21 )"' $" REG_A_IN 4 IN s$)_l"(i!_-e!$"r2A1 )"' REG_7_IN 4 IN s$)_l"(i!_-e!$"r2A1 )"' REG_C_IN 4 IN s$)_l"(i!_-e!$"r2A1 )"' REG_D_IN 4 IN s$)_l"(i!_-e!$"r2A1 )"' REG_SEL 4 OUT s$)_l"(i!_-e!$"r2A1 )"' 6; END CO.1ONENT; --I si( si( si( si( si( ,u$s al CSEL_H 4 al REG_A_IN al REG_7_IN al REG_C_IN al REG_D_IN

36; $" 36; $" 36; $" 36; $" 36; $" 36

s$)_l"(i!_-e!$"r21 )"' $" 4 s$)_l"(i!_-e!$"r2A1 )"' 4 s$)_l"(i!_-e!$"r2A1 )"' 4 s$)_l"(i!_-e!$"r2A1 )"' 4 s$)_l"(i!_-e!$"r2A1 )"'

36 $" $" $" $"

49 36 36 36 36

2"$%ers 9> 49 2"$%ers 49 2"$%ers 49 2"$%ers 49 2"$%ers

<3<6; 9> <3<6; 9> <3<6; 9> <3<6; 9> <3<6;

--Ou$,u$s si( al REG_SEL 4 s$)_l"(i!_-e!$"r2A1 )"' $" 36; CONSTANT CL=_1ERIOD4 $i#e4903 s; 7EGIN -- I s$a $ia$e $%e U i$ U )er Tes$ 2UUT6 uu$4 1C_CONT_.* 1ORT .A1 2 CSEL_H 9> CSEL_H? REG_A_IN 9> REG_A_IN? REG_7_IN 9> REG_7_IN? REG_C_IN 9> REG_C_IN? REG_D_IN 9> REG_D_IN? REG_SEL 9> REG_SEL 6; !" $r"l_#+4,r"!ess be(i CSEL_H 89 B33B; 'ai$ &"r CL=_1ERIOD; CSEL_H 89 B31B; 'ai$ &"r CL=_1ERIOD;

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CSEL_H 89 B13B; 'ai$ &"r CL=_1ERIOD; CSEL_H 89 B11B; 'ai$ &"r CL=_1ERIOD; e ) ,r"!ess; i ,u$s_#+4 ,r"!ess be(i REG_A_IN 89 *BAAAAAAAAB; REG_7_IN 89 *BCCCCCCCCB; REG_C_IN 89 *BDDDDDDDDB; REG_D_IN 89 *BAAAAAAAAB; 'ai$ &"r CL=_1ERIODE4; REG_A_IN 89 *B11111111B; REG_7_IN 89 *B44444444B; REG_C_IN 89 *BFFFFFFFFB; REG_D_IN 89 *B&&&&&&&&B; 'ai$ &"r CL=_1ERIODE4; e ) ,r"!ess; END;

Corra el banco de prueba. 5i todo est* bien al #inal el 3odel5im presentara las siguiente #ormas de onda

+.- Dec#di1icad#res
>n decodi#icador de a a 2 Ba entradasC postula una " solo usa de sus =E lneas de salida. La salida !i que se postula tiene un ndice i cu"a representacin binaria empata el valor en las a lneas de direccin. 2n la siguiente #igura se muestra el diagrama lgico de un decodi#icador de = a < " tambi?n se proporciona su smbolo abreviado. 5i las salidas de tal decodi#icador se usan como seFales de %abilitacin para cuatro di#erentes elementos o unidades, entonces el decodi#icador permite elegir cu*l de las cuatro unidades se %abilita en un momento espec#ico.

<.=.+ )area en laboratorio *

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.%ora cree un nuevo pro"ecto " cree el decodi#icador que se muestra en la #igura anterior. 1ara ello deber* crear no solo el componente sino tambi?n el testbenc% que pruebe todas las combinaciones posibles B<C para comprobar la tabla de verdad de este componente. >na ve0 que termine deber* llamar a su $e#e de pr*cticas para que revise que el componente est* #uncionando. Est# 1#r)ar 'arte de *a $#ta e$ *a #rat#ri#. 2ONU3 PART: 5i dispone de tiempo, deber* crear un arc%ivo >CG " asignar los pines que permita probar el componente en las tar$etas 51.R).' 62 de Digilent que tenemos en el laboratorio.

V. Tarea asi4$ada
E!ercici# 5.1 >n 4e$erad#r de 'aridad 'ar de n entradas produce una salida + si " solo si un nmero impar de sus entradas es +. 2l circuito se llama as porque al unir la salida producida a la entrada de n bit produce una palabra de BnH+C bits de paridad par. Haciendo uso del VHDL diseFe el componente " tambi?n el testbenc% que permita veri#icar el correcto #uncionamiento del componente. E!ercici# 5.4-bit input in [0, 9] x3 x2 x1 x0 Signals to enable or turn on the segments e0 e5 e6 e4 e3 e2 e1
4 3 5 6 2 0 1

2l circuito que se muestra arriba es un dec#di1icad#r de ti'# 2CD. La idea es presentar en las entradas B!6,!=,!+ " !:C un numero " que este apare0ca en el led que est*n instalados en este momento. 1ara la pr!ima semana usted debe presentar un an*lisis sobre la #orma de operar del dispositivo B#uncin lgica " tabla de verdadC. 1ara la pr!ima semana deber* presentar la implementacin en cdigo VHDL del componente as como el testbenc% " una impresin de los tra0os de salida generados por el 3odelsim. 5ugerencia ( /usque in#ormacin " modelos de generadores de paridad en el libro de Io%n JaKerl" titulado ,DiseFo DigitalL62-.