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Lgica reversible y circuitos adiabticos

Valentn Sagrario Universidad Nacional de Mar del Plata Facultad de Ingeniera
Junio de 2008

ResumenEn este trabajo se abordan de forma general los temas lgica reversible y circuitos adiabticos. En primer lugar, tras explicar la motivacin del tema, se presenta el concepto terico de lgica reversible, las compuertas presentes en la literatura y se proponen varios circuitos CMOS que implementan dichas compuertas. Luego, se introduce el concepto de circuitos adiabticos semi-reversibles, su relacin con la lgica reversible y se presentan las arquitecturas ECRL, IECRL, PAL y PFAL concretamente. Finalmente, se presentan los resultados de una comparacin en trminos del consumo de energa realizada mediante simulacin en PSPICE entre estas familias lgicas y el caso CMOS convencional.

1.

I NTRODUCCIN

A capacidad de clculo de las computadoras se ha duplicado cada 18 meses en el ltimo medio siglo de acuerdo a la tan conocida ley de Moore, formulada en 1965 [2]. Esto se debe fundamentalmente a la disminucin de tamao de los constituyentes de las computadoras, resultando en ms compuertas elementales por unidad de rea con frecuencias de clculo cada vez mayores, junto con menor disipacin de energa por evento elemental de clculo. Pero todo esto tiene un lmite al que la tecnologa se est aproximando rpidamente: la disipacin mnima asociada con el evento elemental de clculo. El primero en estudiar este problema y proponer una solucin interesante fue R. Landauer en 1961 [1]. Landauer demostr que la disipacin de energa est asociada a las operaciones lgicamente irreversibles en las computadoras por la generacin de entropa en el borrado de cada bit de informacin. La prdida de informacin est asociada con leyes de la fsica que establecen que la eliminacin de un bit de informacin disipa kT ln 2 energa, donde k es la constante de Boltzman, y T la temperatura del sistema. El paradigma actual es la computacin irreversible, a pesar de que los componentes de las computadoras sean reversibles. En un nivel ms bsico, la materia en general obedece a la mecnica clsica o a la cuntica, ambas reversibles. Este contraste es posible al costo de la prdida de eciencia manifestada en la generacin de entropa descargada al medio ambiente. Con la tecnologa computacional aproximndose rpidamente al nivel atmico este efecto pasa a ser tan signicativo que la operacin eciente de

las computadoras en un futuro cercano requiera que sean reversibles. El inters en la computacin reversible surge del deseo de reducir la disipacin de calor, permitiendo mayores densidades y velocidad. Este tema es de gran aplicacin debido a la creciente demanda en el mercado de computadoras porttiles y dispositivos mviles, los cuales requieren velocidad de clculo y larga vida de sus bateras. Al intentar aplicar los conceptos de reversibilidad a las tecnologas actuales, particularmente a circuitos lgicos MOSFET, en vista de desarrollar prototipos prcticos, aparecen problemas empricos inherentes a la tecnologa. Es as que un gran grupo de investigadores trabaj en el desarrollo de tcnicas de diseo e implementaciones circuitales, primero terica y luego prcticamente, desarrollando los llamados Circuitos Adiabticos, presentados en la seccin 3. Estas implementaciones circuitales se basan en algunos principios de computacin reversible y carga adiabtica para lograr muy baja (pero no nula) disipacin de energa en cmputos de tiempo nito. Otra motivacin para el estudio de la lgica reversible es que los resultados correspondientes a computadoras reversibles son tambin aplicables a las computadoras cunticas. Por todo esto, puede verse que se trata de un tema de fundamental importancia tecnolgica y de gran actualidad.

2.

L GICA

REVERSIBLE

Un desarrollo terico importante sobre lgica reversible se presenta en la publicacin Conservative Logic de Fredkin y Toffoli [6]. Estos autores plantean un modelo matemtico de computacin formulando axiomas que reejen la realizabilidad fsica de un sistema reversible. Basndose en parte en la teora de fondo expuesta por Fredkin y Toffoli, se sigui trabajando a lo largo de los aos apareciendo en la literatura varias compuertas reversibles, circuitos aritmticos-lgicos y, mtodos de sntesis para sistemas reversibles. 2.1. Compuertas lgicas reversibles

Son reversibles circuitos (compuertas) que posean el mismo nmero de entradas y salidas y que tengan

A A B P=A Q=A B B C

P=A Q = AB + AC R = AC + AB

B 0 1

A Cout

(a) Feynman
A B C P=A Q=B R = AB C

(b) Fredkin
Cin

A B C

P=A Q = AB R = AC C B

0 1

Suma

Salidas basura

(c) Toffoli
Figura 1. Compuertas lgicas reversibles

(d) NewGate

Figura 2. Sumador Completo de 1 bit implementado con compuertas Fredkin.

P Vdd C

mapeo uno a uno entre sus vectores de entrada y salida; as, el vector de estados de entrada siempre puede reconstruirse del vector de estados de salida. En las ltimas dcadas se han propuesto diversas compuertas lgicas reversibles. En la gura 1(a) se muestra la compuerta propuesta por Feynman. La compuerta de Feynman es bsicamente un inversor controlado: Si A = 0 entonces Q = B pero si A = 1 entonces Q = B . Cualquier funcin Booleana puede ser construida simplemente utilizando compuertas Feynman 2 2 e inversores. Si B = 0, esta compuerta se convierte en un buffer(Copying gate), til para aumentar el fan-out. En la gura 1(b) se muestra la compuerta Fredkin. Esta compuerta intercambia dos seales de manera controlada. Si A = 0 entonces las seales B y C pasan sin ser alteradas, pero is A = 1 entonces se intercambian. Cualquier funcin Booleana puede ser construida a partir de compuertas Fredkin 3 3. La compuerta Fredkin es no lineal y conicide con su propia inversa. En la gura 1(c) se muestra la compuerta propuesta por Toffoli. En esta compuerta, dos de las salidas copian directamente a dos de las entradas. La salida restante realiza la or exclusiva entre el producto de estas dos entradas y la tercera. La compuerta Toffoli tambin es universal. En la gura 1(d) se muestra una compuerta referida en la bibliografa como NewGate. Esta compuerta surge con el objetivo de disminuir la cantidad de salidas basura (ver seccin siguiente) y el nmero de compuertas requerido al implementar circuitos aritmticos reversibles. 2.2. Circuitos de lgica conservativa En general, las funciones que uno puede estar interesado en resolver mediante una computadora son irreversibles. Se demostr que cualquier funcin irreversible puede ser implementada mediante una computadora reversible [5]. En la gura 2 se muestra un circuito sumador completo de 1 bit implementado mediante compuertas Fredkin. Funciones irreversibles calculadas con compuertas reversibles se obtienen a expensas de utilizar algunas entradas constantes y salidas redundantes llamadas salidas basura. Esta resulta ser una caracterstica inherente de los circuitos de lgica reversible.

B Q

R A

A P Gnd

Gnd

(a) Feynman
Vdd B

(c) Toffoli

C Gnd P Q R

(c) Fredkin

Figura 3. Compuertas lgicas reversibles implementadas en CMOS.

2.3.

Compuertas Reversibles en CMOS

Se desarrollaron implementaciones mediante circuitos CMOS. Especcamente se trabaj sobre las compuertas reversibles Fredkin, Toffoli, Feynman y New Gate. Para cada una de ellas se dise un circuito en tecnologa CMOS. A partir de estos diseos se cre una biblioteca para la simulacin y medicin del desempeo de dichos circuitos en PSPICE. Los circuitos propuestos se presentan en la gura 3. La implementacin de la compuerta Feynman en CMOS es directa ya que se trata de la funcin lgica OR EXCLUSIVA de dos entradas, con el agregado de que una de sus entradas se mantiene a la salida. Para el diseo de los circuitos de las compuertas Toffoli y NewGate en CMOS, se plante tambin la sntesis directa de las funciones lgicas que cada una realiza en sus salidas respecto de sus entradas. Para la compuerta Fredkin, en cambio, se utiliz una estrategia particular de diseo. Se present a la compuerta Fredkin como un enrutador controlado, las seales de entrada B y C son direcciona-

das a las salidas Q y R respectivamente o intercambiadas de acuerdo al valor de la entrada de control A. De este modo, la compuerta puede construirse a partir de dos multiplexores de dos entradas y una salida. Si se mira con detenimiento, se ve que las ecuaciones booleanas de las salidas Q y R corresponden a las de un multiplexor de este tipo. Con el objetivo de mantener la funcionalidad de esta compuerta, de modo que sea tanto lgica como elctricamente reversible, los multiplexores fueron construidos a partir de compuertas de paso (recordando que cada multiplexor puede armarse a partir de dos compuertas de paso y un inversor). Adems, como la seal de control es la misma para ambos multiplexores, se puede ahorrar un inversor. Finalmente, utilizando esta estrategia, se dise el circuito de diez transistores mostrado en la gura 3(c). Se comprob mediante simulacin en PSPICE que la realizacin en tecnologa CMOS de funciones irreversibles implementadas a partir de compuertas reversibles no reduce necesariamente el consumo de energa respecto del caso de la implementacin con compuertas clsicas. Existen prdidas inherentes a la tecnologa utilizada que producen un inevitable consumo de energa en los circuitos. Sin embargo, la realizacin de compuertas lgicas reversibles en tecnologa CMOS es perfectamente posible siempre y cuando se utilice para la simulacin funcional de sistemas reversibles y no para la evaluacin energtica de los mismos.

(t)
Vdd
P1 P2

(t)

x x
N1 N2

out out

t
1 2 3 4

1 2 3 4

Evaluacin Retencin Recuperacin Espera

Figura 4. Inversor ECRL y seal de reloj de alimentacin.

(t) (t) x out

P1 P2 N2 P2 P1 N1

x out (t)

(b) PAL
out

out

P0 N2 P2

P1

N1

x
N1 N3

Vdd
N4 N2

x out
N4 N3

x out

(a) IECRL (c) PFAL

Figura 5. Buffer/Inversores de diversas arquitecturas.

3.
3.1.

C IRCUITOS

ADIABTICOS

Conmutacin adiabtica

en clculos subsecuentes. Este tipo de sistemas no es necesariamente reversible. 3.2. Familias lgicas de recuperacin de carga

En general, se denomina circuito adiabtico a aquel implementado para realizar cmputos con un consumo de potencia mnimo (asintticamente cero) durante la transferencia de carga. El trmino adiabtico hace referencia al principio homnimo en termodinmica. Bsicamente, la estrategia utilizada para reducir el consumo consiste en utilizar fuentes de alimentacin de corriente alterna en lugar de usar corriente continua como en el caso CMOS tradicional. Esta seal de alimentacin suele llamarse Reloj de alimentacin dado que es una seal peridica en el tiempo. El efecto de reduccin de consumo de energa se logra al cargar y descargar los capacitores del sistema de manera gradual durante los tramos de crecimiento y decrecimiento de la seal de alimentacin. A partir de este concepto, a lo largo de los aos, se han propuesto diferentes estrategias de diseo y familias lgicas utilizando transistores MOS para construir circuitos de disipacin de energa baja (pero no nula). Uno de los primeros y ms importantes enfoques es el de los llamados circuitos de recuperacin de carga debido a que se basan en el principio de reciclar la energa almacenada en los capacitores cargados. Actualmente, el trmino circuitos de recuperacin de carga se utiliza para describir sistemas en los cuales parte de la energa almacenada en los capacitores durante un cmputo es reutilizada

Una de las primeras familias propuestas en la literatura es la ECRL que se describe en [9] y representa un adelanto importante en este campo. Se trata de una lgica de doble va y dos bloques funcionales f y f . En la gura 4 se presenta un esquema circuital del inversor ECRL y la seal peridica de reloj utilizada para la alimentacin. En dicha forma de onda pueden apreciarse cuatro etapas; Evaluacin, Retencin, Recuparacin y Espera. En la gura 5 se muestran inversores/buffer de las familias IECRL, PAL y PFAL presentadas en [10], [11] y [12] respectivamente. Todas ellas son circuitos de lgica de doble va que corresponden a modicaciones o circuitos similares a ECRL. 3.3. Comparacin de topologas

Se realizaron simulaciones para comparar la eciencia desde el punto de vista energtico entre las arquitecturas ECRL, IECRL y PFAL. Se decidi utilizar para la simulacin el circuito mostrado en la gura 6. Dicho circuito consta de una cadena de cuatro buffer/inversores alimentados por diferentes fases de reloj. Cada una de las

cuatro fases se encuentra desfasada en 90 respecto de la anterior.

Energa [pJ]

10

PFAL
9 8 7

ECR IECRL

1(t) x out x out

2(t) x out x out

3(t) x out x out

4(t) x out x out

6 5 4 3 2 1 0 100

200

300

400

500

600

700

800

900

1000

Capacidad de Carga [fF]

Figura 6. Circuito simulado.

Figura 8. Energa disipada promedio por ciclo por compuerta en funcin de la capacidad de carga @ 10MHz.

La simulacin se realiz en PSPICE utilizando modelos fsicos de tecnologa comercial de 1m. Los datos de potencia fueron extrados de las formas de onda obtenidas de tensin y corriente en los nodos de alimentacin. Los datos fueron procesados con MATLAB y se obtuvieron las curvas que se analizan a continuacin. La gura 7 muestra la energa disipada promedio por ciclo por compuerta como funcin de la frecuencia. Se ve que el ahorro energtico producido por los circuitos adiabticos utilizados en la simulacin es considerable hasta una frecuencia de aproximadamente 100MHz. Adems, la arquitectura PFAL parece ser la que mejores resultados arroja: alrededor de un 60 % mejor que IECRL y ECRL para frecuencias de operacin entre 1MHz y 100MHz. En la gura 8 se muestra el resultado de otra serie de simulaciones realizadas con frecuencia constante y capacidad de carga variable. Los resultados muestran que la arquitectura PFAL es la mejor solucin en este caso, ahorrando casi un 60 % respecto de los casos IECRL y ECRL. Una comparacin similar entre familias lgicas se presenta en [7] con diferentes parmetros de simulacin y resultados similares a los presentados en este trabajo.
10000

dichas compuertas. Se propusieron circuitos CMOS para las diferentes compuertas lgicas reversibles pensados para ser utilizados en simulaciones PSPICE. Se comprob que la implementacin directa en CMOS de lgica reversible no reduce el consumo de energa debido a prdidas inherentes a esta tecnologa. Adems, se mostr el tema de circuitos adiabticos como una alternativa que, mediante el uso de conceptos de reversibilidad, intenta disminuir el consumo en sistemas lgicos respecto del caso CMOS tradicional. Se estudiaron cuatro diferentes arquitecturas de circuitos adiabticos presentadas en la literatura y se realiz la simulacin en SPICE. Finalmente, se demostr que los circuitos basados en arquitecturas PFAL representan un solucin competitiva e interesante para aplicaciones que requieran muy bajo consumo de potencia para frecuencias de trabajo del orden de los 10MHz.

R EFERENCIAS
[1] R. Landauer, Irreversibility and Heat Generation in the Computing Process IBM J. Res. Dev., vol.5, 181 (1961). [2] R.P. Feynman, Feynman Lectures on Computation Westview Press. 2000. [3] R. Landauer, Fundamental Physical Limitations of the Computational Process Ann. N.Y. Acad.Sci, 426, 162(1985). [4] M. Li y P. Vitnyi, Reversibility and Adiabatic Computation: Trading Time and Space for Energy Proc. Royal Soc. London, Serie A, vol.452, 769 (1996). [5] C.H. Bennett, P. Gcs, M. Li, P. Vitnyi y W. Zurek, Information Distance IEEE Transactions on Information Theory, vol44, 1407 (2001). [6] E. Fredkin and T. Toffoli, Conservative Logic, Intl. J. Theoretical Physics, vol.21, nos.3-4, 219-253 (1982) [7] A. Blotti, S. Di Pascoli y, R. Saletti, A comparison of some circuit schemes for semi-reversible adiabatic logic, Int.J.Electronics, vol.89, No.2, 147-458 (2002) [8] S. Kim, C. Ziesler y, M. Papaefthymiou, Charge-Recovery Computing on Silicon, IEEE Transactions on computers, vol.54, No.6, 651-658 (2005) [9] Y. Moon ,Deog-Kyoon Jeong, An Efcient Charge Recovery Logic Circuit, IEEE Journal of Solid-State Circuits, vol.31, No.4, 514-521 (1996) [10] F. Liu ,K.T. Lau, Improved structure for efcient charge rocovery logic, Electronic Letters, vol.34, No.18, 1731-1732 (1998) [11] V.G. Oklobdzija ,D. Maksimovic, F.C. Lin, Pass-transistor adiabatic logic using single power-clock supply, IEEE Transactions on Circuits and Systems II: Analog and Digital Singlan Processing, 44, 842846 (1997) [12] A. Blotti, S. Di Pascoli y, R. Saletti, Simple model for positivefeedback adiabatic logic power consumption estimation, Electronic Letters vol.36, No.2, 116-118 (2000)

ECRL PFAL IECRL CMOS

Eref
1000

Energa [fJ]
100 10 0,1 1 10 100

Frecuencia [MHz]

Figura 7. Energa disipada promedio por ciclo por compuerta en funcin de la frecuencia de operacin (CL = 100f F ).

4.

C ONCLUSIONES

En este trabajo, se abord en forma general el tema de lgica reversible, partiendo de un enfoque terico, pasando por un relevamiento de las diferentes compuertas lgicas propuestas en la literatura y, arribando a los circuitos lgicos reversibles constituidos a partir de