CIRCUITOS DIGITALES AVANZADOS

2014

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UNIVERSIDAD POLITECNICA SALESIANA


Estructura Interna de la FPGA Spartan 3E

Rubn Fernando Pazmio Mrmol
Correo-e: lu-key_de_la_nmc@hotmail.com


RESUMEN: En el siguiente trabajo realizado
sobre la Estructura Interna de la FPGA Spartan
3E se habla sobre el significado de que es una
FPGA, de sus caracterstica, elementos
funcionales programables de esta familia de
FPGA, especificaciones de dichos elementos y
de su funcin tienen en la FPGA.

PALABRAS CLAVES: IOBS: Bloques de
Entrada y Salida, FPGA: Arreglos de Compuertas
Programables en el Campo, CLBs: Bloques Logicos
Configurables, BLOCK RAM: Bloques de Memoria
RAM, DCMS: Administrador Digital de Relojes.
1 INTRODUCCIN

Los dispositivos Field Programmable Gate Arrays, en
espaol Arreglos de Compuertas Programable en el
Campo, tal como su nombre lo indica son un arreglo
(arrays) matricial de bloques lgicos (gates)
programables (programmable) en cualquier espacio
fsico (field). Las FPGA Spartan III E estn
conformadas por un conjunto de Bloques Lgicos
Configurables (CLBs) rodeados por un permetro de
Bloques Programables de E/S (IOBs). Estos
elementos funcionales estn interconectados por una
jerarqua de canales de conexin (Routing Channels),
la que incluye una red de baja capacitancia para la
distribucin de seales de reloj de alta frecuencia.
Adicionalmente el dispositivo cuenta con 24 bloques
de memoria RAM de 2Kbytes de doble puerto, cuyos
anchos de buses son configurables, y con 12 bloques
de multiplicadores dedicados de 18 X 18 bits.

2 CARACTERISTICAS
Dentro de las caractersticas ms importantes que
encontramos dentro de la Familia FPGA Spartan 3E
mencionamos las siguientes:
Bajo coste
Alto volumen de integracin
Soporta 26 standars de I/O
Control digital de impedancias DCI
Bloques de memoria RAM
Multiplicador de 18x18 bits
Digital Clock Manager DCM
3 ELEMENTOS FUNCIONALES
PROGRAMABLES DE LA FPGA
SPARTAN 3E
Existen 5 elementos funcionales programables de las
FPGA Sparatan 3E que a continuacin se los va a
detallar:
3.1 BLOQUES DE E/S (INPUT/OUTPUT
BLOCKS IOBS)

Controlan el flujo de datos entre los pines de
entrada/salida y la lgica interna del dispositivo.
Soportan flujo bidireccional ms operacin tri-estado
y un conjunto de estndares de voltaje e impedancia
controlados de manera digital.


Fig 1. Especificacion de Bloques de E/S


3.2 BLOQUES LGICOS
CONFIGURABLES (CONFIGURABLE
LOGIC BLOCKS CLBS)

Contienen Look-Up Tables basadas en tecnologa
RAM (LUTs) para implementar funciones lgicas y
elementos de almacenamiento que pueden ser
usados como flip-flops o como latches.
Cada CLB contiene 4 SLICES agrupados en parejas.


2

Fig 2.1 Especificacin de los CLBS


Fig 2.2 Especificacion de los CLBS

3.3 BLOQUES DE MEMORIA RAM
(BLOCK RAM)

Proveen almacenamiento de datos en bloques de 18
Kbits con dos puertos independientes cada uno.
El contenido de cada bloque es accesible a travez de
dos puertos: A y B
Cada direccin dispone de bus de datos, direcciones
y control independientes.


Fig 3. Indicacin de Puertos de los BLOCK ROOM

3.4 BLOQUES DE MULTIPLICACIN

Aceptan dos nmeros binarios de 18 bit como entrada
y entregan uno de 36 bits.


FIG 4 (a) Multiplicacin 18 bits Asncrona

Fig 4 (b) Multiplicacion de 18 bits con Registro

Fig 4(c) Indicadores de puertos

3.5 ADMINISTRADORES DIGITALES
DE RELOJ (DIGITAL CLOCK MANAGERS
DCMS)

Estos elementos proveen funciones digitales auto
calibrados, las que se encargan de distribuir, retrasar
arbitrariamente en pocos grados, desfasar en 90,
180, y 270 grados, dividir y multiplicar las seales de
reloj de todo el circuito.
Permite un control preciso sobre la seal de reloj que
incluye:
Generacin de un amplio rango de frecuencias
Eliminacin del efecto Clock-skew ( Seal de
reloj llena a diferentes puntos en diferentes
tiempos).
Genera desplazamiento de fases en las seales
de reloj generadas.
Componentes:
Delay-Locked Loop (DLL)
Digital Frequency Syntesizer (DFS)
Phase Shifter
Status Logic

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Fig 5. Digital Clock Manager



FIG 1. FPGA SPARTAN 3 E
4 REFERENCIAS

[1]
http://fisica.udea.edu.co/~lab-
gicm/Curso%20de%20circuitos%20logicos/2
013_Clase_Spartan%203E%20Introduccion
al%20Hardware.pdf
[2]

http://dea.unsj.edu.ar/sisdig2/Field%20Progr
ammable%20Gate%20Arrays_A.pdf
[3]
https://www.google.com.ec/url?sa=t&rct=j&q
=&esrc=s&source=web&cd=6&cad=rja&uact
=8&ved=0CEgQFjAF&url=http%3A%2F%2F
gmun.unal.edu.co%2F~oaamados%2Frecur
sos%2FDK_UN_Nexys2.pdf&ei=WGZQU6v
EJKTT0gGeooGIDA&usg=AFQjCNEAzsZLJ
st0L-5kasGwgu2PxedADA
[4]
http://upcommons.upc.edu/e-
prints/bitstream/2117/6121/1/TEMA1.pdf