Biestable

R1, R2 = 1 k
R3, R4 = 10 k

Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos
estados posibles durante un tiempo indefinido en ausencia de perturbaciones.
1
Esta
caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El
paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas
entradas los biestables se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo o de
reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y
en caso contrario asncronas. Por lo general, las entradas de control asncronas
prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o
de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y
dentro de los activos por flancos los tipos JK, T y D.
Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias
de los latches (biestables asncronos o sincronizados por nivel).
ndice
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1 Bombita linda
o 1.1 Biestable RS (Set Reset) asncrono
o 1.2 Biestable RS (Set Reset) sncrono
2 Biestable D (Data o Delay)
3 Biestable T (Toggle)
4 Biestable JK
o 4.1 Biestable JK activo por flanco
o 4.2 Biestable JK Maestro-Esclavo
5 Ejemplo con componentes discretos
6 Aplicacin
7 Secuenciacin y metaestabilidad
8 Referencias
9 Vase tambin
Bombita linda[editar]
Descripcin


Cronograma del biestable RS.
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales
permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas
a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo
valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con
puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al
desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por
eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no
deseado (N. D.).
Biestable RS (Set Reset) asncrono[editar]
Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o
NOR, segn se muestra en la siguiente figura:

Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d).
Tabla de verdad biestable RS
R S Q (NOR) Q' (NAND)
0 0 q N. D.
0 1 1 0
1 0 0 1
1 1 N. D. q
N. D.= Estado no deseado q= Estado de memoria
Biestable RS (Set Reset) sncrono[editar]

Circuito Biestable RS sncrono a) y esquema normalizado b).
Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de
permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo
de un biestable sncrono a partir de una asncrona, junto con su esquema normalizado:
Su tabla de verdad es la siguiente:
Tabla de verdad biestable RS
C R S Q (NOR)
0 X X q
1 0 0 q
1 0 1 1
1 1 0 0
1 1 1 N. D.
X=no importa
Biestable D (Data o Delay)[editar]

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se
aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un
dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo
tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada
flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya
salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En
funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad:
D Q Q
siguiente

0 X 0
1 X 1
X=no importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero
(zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un
ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones
de procesamiento digital de seales (DSP en ingls) mediante la transformada Z.
Ejemplo: 74LS74
Biestable T (Toggle)[editar]

Smbolo normalizado: Biestable T activo por flanco de subida.
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de
estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara
mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el
nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se
corresponde a la entrada T. No estn disponibles comercialmente.
La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:
T Q Q
siguiente

0 0 0
0 1 1
1 0 1
1 1 0
Biestable JK[editar]
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del
flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est
en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo),
cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:
J K Q Q
siguiente

0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la
salida en el prximo flanco de reloj y q el estado actual):
J K Q
0 0 q
0 1 0
1 0 1
1 1

El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958,
por lo cual se le concedi el Premio Nobel en fsica de 2000.

Biestable JK activo por flanco[editar]

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la
de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de
bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De
acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco
activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de
funcionamiento se le denomina modo de basculacin (toggle en ingls).




Ejemplo: 74LS73

Biestable JK Maestro-Esclavo[editar]

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo
Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en
ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el
tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los
valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.




Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla
de excitacin:
q Q J K

0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Siendo q el estado presente y Q el estado siguiente.
La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla
caracterstica del flip flop.
Ejemplo con componentes discretos[editar]

Figura 1.- Circuito multivibrador biestable
Aunque, en general, los biestables utilizados en la prctica estn implementados en forma
de circuitos integrados, en la Figura 1 se representa el esquema de un sencillo circuito
multivibrador biestable, realizado con componentes discretos, cuyo funcionamiento es el
siguiente:
Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya que
sus bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4 y R-5 y
TR-2 a travs del formado por R-1, R-2 y R-6, pero como los transistores no sern
exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del
material semiconductor, uno conducir antes o ms rpido que el otro.
Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir, debido
a la mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2 a travs
del divisor formado por R-2, R-6, disminuir haciendo que este conduzca menos. Esta
disminucin de conduccin de TR-2 hace que suba su tensin de colector y por tanto la de
base de TR-1, este proceso llevar finalmente al bloqueo de TR-2 (salida Y a nivel alto).
Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los
condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no
tendr ms efecto que aumentar su tensin positiva, por lo que este seguir conduciendo. En
la base de TR-2 el impulso har que este transistor conduzca, realizndose un proceso similar
al descrito al principio, cuando el que conduca primero era TR-1, que terminar bloqueando a
este y dejando en conduccin a TR-2 (salida Y a nivel bajo).
La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia
de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del
siguiente impulso, momento en que volver a cambiar.
La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del circuito
y aumenta la velocidad de conmutacin.
Aplicacin[editar]
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos
biestables puede representar el estado de un secuenciador, el valor de un contador, un
carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin.
Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables
almacenan el estado previo de la mquina que se usa para calcular el siguiente.
El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable
cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un
biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida
final del conjunto considerado como una cadena de salidas de todos los biestables es el
conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo
de 2
n-1
, donde n es el nmero de biestables usados.
Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la
salida es momentneamente invlida mientras los cambios se propagan por la cadena justo
despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear
la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente
usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja
para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque
el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar.
Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la
frecuencia de entrada entre 2
n
, donde n es el nmero de biestables entre la entrada y la ltima
salida.
Secuenciacin y metaestabilidad[editar]
Los biestables sncronos son propensos a sufrir un problema denominado metaestabilidad,
que ocurre cuando una entrada de datos o de control est cambiando en el momento en el
que llega un flanco de reloj. El resultado es que la salida puede comportarse de forma
imprevista, tardando muchas veces ms de lo normal en estabilizarse al estado correcto, o
incluso podra oscilar repetidas veces hasta terminar en su estado estable. En un ordenador
esto puede suponer la corrupcin de datos o causar un fallo de programa.
En muchos casos, la metaestabilidad en los biestables se puede evitar asegurndose de que
los datos y las entradas de control se mantienen constantes durante un periodo de tiempo
especificado antes y despus del flanco de reloj, denominados setup time (t
su
) y hold time (t
h
)
respectivamente. Esos tiempos estn establecidos en la hoja de datos del dispositivo en
cuestin, y son tpicamente entre unos pocos nanosegundos y unos pocos cientos
de picosegundos para dispositivos modernos.
Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los biestables
pueden estar conectados a entradas en tiempo real que son asncronas, y pueden cambiar en
cualquier momento fuera del control del diseador. En este caso, lo nico que puede hacerse
es reducir la probabilidad de error a un determinado nivel, dependiendo de la fiabilidad que se
desee del circuito. Una tcnica para reducir la incidencia es conectar dos o ms biestables en
cadena, de forma que la salida de una se conecta a la entrada de la siguiente, y con todos los
dispositivos compartiendo la misma seal de reloj. De esta forma la probabilidad de un suceso
metaestable puede reducirse considerablemente, pero nunca podr eliminarse por completo.
Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo los tiempos
de setup y hold en todo lo posible, pero incluso estos no pueden eliminar por completo el
problema. Esto es debido a que la metaestabilidad es mucho ms que un problema de diseo.
Cuando el flanco de reloj y la entrada de datos estn suficientemente juntos, el biestable tiene
que elegir el evento que ocurri antes. Y por ms rpido que se haga el dispositivo, siempre
existe la posibilidad de que sucedan lo suficientemente juntos como para que no se pueda
detectar cual es el que ocurri primero. As pues, es lgicamente imposible el construir un
biestable a prueba de metaestabilidad.
Otro parmetro temporal importante de un biestable es el retardo reloj-a-salida (clock-to-
output t
CO
) o retardo de propagacin (propagation delay t
P
), que es el tiempo que el biestable
tarda en cambiar su salida tras un flanco de reloj. El tiempo para una transicin alto-a-bajo
(t
PHL
) es a veces diferente del de las transiciones de bajo-a-alto (t
PLH
).
Cuando se conectan biestables en cadena, es importante asegurar que el t
CO
del primero es
mayor que el hold time (t
H
) del siguiente, ya que en caso contrario, el segundo biestable no
recibir los datos de forma fiable. La relacin entre t
CO
y t
H
est garantizada normalmente si
ambos biestables son del mismo tipo.
http://es.wikipedia.org/wiki/Biestable

Introduccin de los Flip Flop
ntroduccin
Todos los circuitos digitales utilizan datos binarios para funcionar correctamente, los circuitos estn diseados
para contar, sumar, separar, etc. los datos segn nuestras necesidades, pero por el tipo de funcionamiento de
las compuertas digitales, los datos presentes en las salidas de las mismas, cambian de acuerdo con sus
entradas, y no hay manera debitarlo, si las entradas cambian, las salidas lo harn tambin, entonces Cmo
podemos hacer para mantener un dato o serie de datos en un lugar hasta que los necesitemos?La respuesta
son las memorias, bsicamente son sistemas que pueden almacenar uno o ms datos evitando que se
pierdan, hasta que nosotros lo consideremos necesario, es decir, pueden variar su contenido a nuestra
voluntad.El corazn de una memoria son los Flip Flops, este circuito es una combinacin de compuertas
lgicas, A diferencia de las caractersticas de las compuertas solas, si se unen de cierta manera, estas
pueden almacenar datos que podemos manipular con reglas preestablecidas por el circuito mismo.Esta es la
representacin general par un Flip Flop (comnmente llamado "FF")

Los FF pueden tener varias entradas, dependiendo del tipo de las funciones internas que realice, y tiene dos
salidas:

Las salidas de los FF slo pueden tener dos estados (binario) y siempre tienen valores contrarios, como
podemos ver en la siguiente tabla:

Las entradas de un FF obligan a las salidas a conmutar hacia uno u otro estado o hacer "flip flop" (Trmino
anglosajn), ms adelante explicaremos cmo interactan las entradas con las salidas para lograr los efectos
caractersticos de cada FF.El FF tambin es conocido como:
"Registro Bsico" trmino utilizado para la forma ms sencilla de un FF.
"Multivibrador Biestable" trmino pocas veces utilizado para describir a un FF.
Registro Bsico construido con compuertas NAND
Este es el circuito ms sencillo y bsico de un FF, Puede ser construido a partir de dos compuertas NAND o
dos compuertas NOR con dos entradas, a continuacin se ilustra con compuertas NAND, y es denominado
"Registro Bsico NAND".La forma de conectarlas es la siguiente: Se deja libre una de las entradas de cada
compuerta, las sobrantes son conectadas independientemente de manera cruzada hacia la salida de la
compuerta contraria.Quedando la conexin de la siguiente manera:

La siguiente tabla muestra el estado inicial del Registro Bsico NAND, cuando sus entradas se encuentran en
ALTO (Estado de reposo del FF). Para comenzar la accin de "Flip Flop" ser necesario enviar a BAJO
alguna de las entradas, con su correspondiente cambio de estado a la salida.

La siguiente tabla nos muestra los diferentes cambios de las salidas, segn cada seleccin de entradas (La
"X" significa que no importa el estado en el que se encuentren en ese momento):

Siguiendo los datos de la tabla podemos resumir que:
Si SET y RESET estn en ALTO, el FF mantiene sus salidas en el estado actual.
Si RESET recibe un pulso BAJO, las salidas son forzadas a Q = 0 y /Q = 1
Si SET recibe un pulso BAJO, las salidas son forzadas a Q = 1 y /Q = 0
Si las dos entradas reciben pulsos BAJOS, las salidas son forzadas a Q = 1 y /Q = 1
Este ltimo cambio normalmente se considera como no deseado, ya que el principio bsico es que las salidas
siempre estn invertidas (Aunque en ciertos casos especiales, nosotros podramos utilizar este
efecto).Entonces, la tabla de verdad del Registro Bsico NAND es la siguiente:

Registro Bsico con compuertas NOR
La conexin del Registro Bsico NOR es exactamente igual al del Registro NAND, pero los cambios en sus
salidas son completamente diferentes, A continuacin se ilustran las dos tablas de verdad para hacer el
comparativo entre una y otra.Tabla de verdad del Registro Bsico NOR

Tabla de verdad del Registro Bsico NAND

Agregando pulsadores u otras compuertas en las entradas, los usos ms comunes para el Registro Bsico
NAND o NOR son:
Eliminadores de ruido para pulsadores mecnicos.
Sistemas de Encendido (ON)/Apagado (OFF) con dos pulsadores para diversos circuitos digitales y/o
anlogos.
Sensores de movimiento mecnico, (Fin o Inicio de carrera de una puerta por ejemplo).
Control Digital de otros circuitos.
Y otras 373929273736 Aplicaciones dependiendo de tu IMAGINACIN.
Seales de Reloj (CLOCK) y FF controlados por Reloj
Hasta ahora hemos visto que un Registro Bsico tiene dos variables de entrada y responde de manera
predecible a ellas, pero Qu podamos hacer si necesitramos otra variable de control? Cmo podramos
hacer que el registro acte cuando sea conveniente para nosotros, y no al momento de cambiar sus
entradas?Todos los sistemas digitales tienen bsicamente dos formas de operacin:
Operacin en modo ASNCRONO.En este modo, las salidas cambian de manera automtica siguiendo las
rdenes de las entradas.
Operacin en modo SNCRONO.En este modo, las salidas cambian siguiendo las ordenes de las entradas,
pero slo cuando una seal de control, llamada RELOJ (CLOCK, CLK, CP) es aplicada al registro.
Los circuitos digitales ASNCRONOS son muy complicados en lo que a diseo y reparacin se refiere, ya que,
al encontrarnos con una falla en un circuito de 10 registros interconectados, el rastreo de los cambios en todas
las compuertas nos provocara un severo dolor de cabeza.Los circuitos digitales SNCRONOS son ms fciles
de disear y reparar, debido a que los cambios de las salidas son eventos "esperados" (ya que fcilmente
podemos saber el estado de cada una de las entradas o salidas sin que estas cambien repentinamente), y los
cambios dependen del control de una sola seal aplicada a todos los registros, la seal de RELOJ.La seal de
reloj es una onda cuadrada o rectangular, los registros que funcionan con esta seal, slo pueden cambiar
cuando la seal de reloj hace una transicin, Tambin llamados "flancos", por lo tanto, la seal de reloj slo
puede hacer 2 transiciones (o Flancos):
La Transicin con pendiente positiva (TPP) o Flanco positivo (FP).Es cuando la seal de reloj cambia del
estado BAJO al estado ALTO.
La Transicin con pendiente negativa (TPN) o Flanco Negativo (FN).Es cuando la seal de reloj cambia del
estado ALTO al estado BAJO.
Principales caractersticas de los FF sincronizados por Reloj.
Todos los FF cuentan con una entrada con el rtulo (RELOJ, CLOCK, CLK, CP) y un distintivo crculo para
saber como debe ser la seal activa. Los que no tienen crculo, son sincronizados por una TPP, los que
cuentan con un crculo son sincronizados por una TPN.
Todos los FF cuentan con entradas de control, que determinan el cambio que van a tener las salidas, al igual
que en los Registros bsicos, pero estas entradas no pueden modificar las salidas arbitrariamente, slo
podrn hacerlo cuando el FF reciba su transicin activa.
Resumiendo, Las entradas de control del FF nos permiten saber cmo van a cambiar las salidas, pero slo la
seal de Reloj podr hacer efectivo este cambio.
Constantes de tiempo de Establecimiento y de
Retencin
La siguiente figura nos indica cmo estn compuestos los dos detectores de Transiciones.
Detector de Transiciones Positivas (TPP)

Circuito Detector de Transiciones Negativas

Las figuras nos muestran del lado izquierdo de la lnea verde el pin de entrada de Reloj del FF, el lado
derecho nos muestra el circuito interno del FF.La diferencia entre CK y CK se debe al retraso en la
propagacin que cualquier compuerta tiene, desde que se aplica una seal en la entrada, hasta que esta se
refleja en al salida. Esta diferencia en tiempo, nos permite obtener un pulso de salida solamente cuando
ocurre la transicin para la que estn diseados, y por lo tanto accionar el FF.
Registro Bsico NAND tipo Sncrono
Dejaremos de lado la conexin interna de los FF, ya que para nuestra comodidad, todos podemos
encontrarlos en forma de circuitos integrados, as que nos ocuparemos solamente de su funcionamiento.La
siguiente figura nos muestra un Registro Bsico Sincronizado por una seal de reloj. Es la forma ms bsica
de un FF controlado por la seal de reloj. (La falta del crculo en la entrada de CLK significa que slo ser
activa en los TPP) (Slo se muestra la salida Normal (Q), ya que como dijimos, la salida negada siempre es
inversa)

Flip Flop tipo "J -K"
Este FF es uno de los ms usados en los circuitos digitales, y de hecho es parte fundamental de muchos
circuitos avanzados como contadores y registros de corrimiento, que ya vienen integrados en un chip.Este FF
cuenta con dos entradas de datos J y K, su funcin es en principio la misma que el Registro bsico NAND o
NOR, pero con la diferencia que la condicin en las entradas J = 1, K = 1, a diferencia del Registro NAND, que
generara una salida errnea o no deseada, en un FF J-K, obliga a las salidas a conmutar su estado al
opuesto (Toggle) a cada pulso del reloj. Esto lo convierte en un tipo de FF muy verstil.Tabla de verdad de un
FF tipo J-K sncrono.

Observando la tabla de verdad observamos los cambios que provoca en sus salidas este FF:
Si J y K = 0, no hay cambios en las salidas.
Si J = 1, y K = 0, se forzan las salidas a Q = 1, /Q = 0
Si J = 0, y K = 1, se forzan las salidas a Q = 0, /Q = 1
Si J = 1, y K = 1, las salidas conmutan su estado hacia el siguiente a cada pulso del reloj (Toggle)
Flip Flop tipo "D" (Datos, Data)
A diferencia de los FF tipo J-K, el FF tipo "D" (Datos, Data) slo cuneta con una entrada para hacer el cambio
de las salidas. A cada pulso del reloj (dependiendo si el FF utiliza una TPP o una TPN) el estado presente en
la entrada "D" ser transferido a la salida Q y /Q.Tabla de verdad de un FF tipo "D"

Una de las aplicaciones de mayor uso para este tipo de FF es al de la transferencia de datos de forma
paralela, conectando varios FF tipo "D" a X nmero de bits, podemos hacer que la informacin de todos los
bits pase inmediatamente a la salida de cada FF con slo un pulso de reloj.
Entradas asncronas en los FF
Como ya hemos visto, cada FF tiene entradas que pueden cambiar el estado de las salidas de manera
sincronizada con el pulso de reloj, pero Dnde quedaron nuestras entradas asncronas? Es posible seguir
usando estas entradas en FF sncronos?La respuesta est en los FF sncronos de cualquier tipo que poseen
entradas asncronas, esto aade dos pines ms de control a nuestros FF, los conocidos SET y RESET (Los
cules pueden ser activos en el estado ALTO o BAJO). Entonces tenemos FF sncronos (Tipo "J - K", o tipo
"D" ) con un par de entradas que no dependen en ningn momento del pulso de Reloj. Haciendo una
combinacin perfecta de entradas que controlan las salidas de manera automtica (Asncronas) o controladas
por un pulso de reloj (Sncronas).La siguiente figura nos muestra los smbolos de los FF Tipo "J - K" y "D" con
sus entradas asncronas.

Tabla de verdad del FF Tipo "J - K" con entradas
Asncronas
(Las "X" significan que no importa el estado actual de esa entrada).(El FF tiene una entrada de Reloj que
funciona con TPP)(Las entradas asncronas con activas ALTAS)

El funcionamiento bsico sigue siendo el mismo, pero las salidas sern forzadas a ALTO o BAJO, si se
activan las entradas Asncronas correspondientes (SET, RESET) sin importar el estado de las entradas "J - K"
o CLK.
Tabla de verdad del FF Tipo "D" con entradas
Asncronas
(Las "X" significan que no importa el estado actual de esa entrada).(El FF tiene una entrada de Reloj que
funciona con TPP)(Las entradas asncronas con activas ALTAS)

El funcionamiento bsico sigue siendo el mismo, pero las salidas sern forzadas a ALTO o BAJO, si se
activan las entradas Asncronas correspondientes (SET, RESET) sin importar el estado de la entrada "D" o
CLK.
Con esto termina este pequeo tutorial de Flip-Flops, espero que las dudas hayan encontrado una respuesta
satisfactoria, y que la informacin aqu contenida sea de gran utilidad para el lector.

http://www.monografias.com/trabajos96/introduccion-flip-flop/introduccion-flip-flop.shtml


Flip-Flops
El "Flip-flop" es el nombre comn que se le da a los dispositivos de dos estados,
que sirven como memoria bsica para las operaciones de lgica secuencial. Los
Flip-flops son ampliamente usados para el almacenamiento y transferencia de
datos digitales y se usan normalmente en unidades llamadas "registros", para el
almacenamiento de datos numricos binarios.

Otros Dispositivos de Dos Estados
http://hyperphysics.phy-astr.gsu.edu/hbasees/electronic/flipflop.html
Multivibradores
En electrnica digital se usan de forma masiva dispositivos de dos estados
llamados multivibradores. Los multivibradores biestables se llaman flip-flops y
son los dispositivos de memoria bsicos que se usan en la lgica secuencial.
Otros dispositivos de dos estados son los multivibradores astables (inestables)
que sirven como osciladores, y los multivibradores monoestables (multivibrador
"one-shot") que pueden servir como fuentes de pulsos.
http://hyperphysics.phy-astr.gsu.edu/hbasees/electronic/flipflop.html#c2

FLIP-FLOP
Generalidades
Siendo los Flip-Flop las unidades bsicas de todos los sistemas secuenciales, existen cuatro tipos: el RS, el
JK, el T y el D. Y los ltimos tres se implementan del primero pudindose con posterioridad con cualquiera
de los resultados confeccionar quienquiera de los restantes.
Todos pueden ser de dos tipos, a saber: Flip-Flop activado por nivel (FF-AN) o bien Flip-Flop maestro-esclavo
(FF-ME). El primero recibe su nombre por actuar meramente con los "niveles" de amplitud 0-1, en cambio el
segundo son dos FF-AN combinados de tal manera que uno "hace caso" al otro.
Un circuito flip-flop puede mantener un estado binario indefinidamente (Siempre y cuando se le este
suministrando potencia al circuito) hasta que se cambie por una seal de entrada para cambiar estados. La
principal diferencia entre varios tipos de flip-flops es el numero de entradas que poseen y la manera en la cual
las entradas afecten el estado binario.
Circuito bsico de un flip-flop
Se menciono que un circuito flip-flop puede estar formado por dos compuertas NAND o dos compuertas NOR.
Estas construcciones se muestran en los diagramas lgicos de las figuras. Cada circuito forma un flip-flop
bsico del cual se pueden construir uno mas complicado. La conexin de acoplamiento intercruzado de la
salida de una compuerta a la entrada de la otra constituye un camino de retroalimentacin. Por esta razn,
los circuitos se clasifican como circuitos secuenciales asincrnicos. Cada flip-flop tiene dos salidas, Q y Q y
dos entradas S (set) y R (reset). Este tipo de flip-flop se llama Flip-Flop RS acoplado directamente o
bloqueador SR (SR latch). Las letras R y S son las iniciales de los nombres en ingls de las entradas (reset,
set).
Circuito flip-flop bsico con compuertas NOR
Para analizar la operacin del circuito de la figura anterior se debe recordar que la salida de una compuerta
NOR es 0 si cualquier entrada es 1 y que la salida es 1 solamente cuando todas las entradas sean 0. Como
punto de partida asmase que la entrada de puesta a uno (set) es 1 y que la entrada de puesta a 0 (reset) sea
0. Como la compuerta 2 tiene una entrada de 1, su salida Q debe ser 0, lo cual coloca ambas entradas de la
compuerta 1 a 0 para tener la salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las
salidas permanecern iguales ya que la salida Q permanece como 1, dejando una entrada de la compuerta 2
en 1. Esto causa que la salida Q permanezca en 0 lo cual coloca ambas entradas de la compuerta nmero 1
en 0 y as la salida Q es 1. De la misma manera es posible demostrar que un 1 en la entrada de puesta a cero
(reset) cambia la salida Q a 0 y Q a 1. Cuando la entrada de puesta a cero cambia a 0, las salidas no
cambian.
Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero ambas salidas Q y Q van a 0. Esta
condicin viola el hecho de que las salidas Q y Q son complementos entre si. En operacin normal esta
condicin debe evitarse asegurndose que no se aplica un 1 a ambas entradas simultneamente.
Un flip-flop tiene dos entradas tiles. Cuando Q=1 y Q=0 estar en el estado de puesta a uno (o estado 1).
Cuando Q=0 y Q=1 estar en el estado de puesta a cero (o estado 0). Las salidas Q y Q son complementos
entre si y se les trata como salidas normales y de complemento respectivamente. El estado binario de un flip-
flop se toma como el valor de su salida normal.
Bajo operacin normal, ambas entradas permanecen en 0 a no ser que el estado del flip-flop haya cambiado.
La aplicacin de un 1 momentneo a la entrada de puesta a uno causar que el flip-flop vaya a ese estado. La
entrada de puesta en uno debe volver a cero antes que se aplique un uno a la entrada de puesta a cero. Un 1
momentneo aplicado a la entrada de puesta a cero causar que el flip-flop vaya al estado de borrado (o
puesta a cero). Cuando ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a uno o
se aplica un 1 a la entrada de puesta a cero mientras que el flip-flop este borrado, quedaran las salidas sin
cambio. Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero, ambas salidas irn a cero.
Este estado es indefinido y se evita normalmente. Si ambas salidas van a 0, el estado del flip-flop es
indeterminado y depende de aquella entrada que permanezca por mayor tiempo en 1 antes de hacer la
transicin a cero.
Circuito flip-flop bsico con compuertas NAND
El circuito bsico NAND de la figura anterior opera con ambas entradas normalmente en 1 a no ser que el
estado del flip-flop tenga que cambiarse. La aplicacin de un 0 momentneo a la entrada de puesta a uno,
causar que Q vaya a 1 y Q vaya a 0, llevando el flip-flop al estado de puesta a uno. Despus que la entrada
de puesta a uno vuelva a 1, un 0 momentneo en la entrada de puesta a cero causar la transicin al estado
de borrado (clear). Cuando ambas entradas vayan a 0, ambas salidas irn a 1; esta condicin se evita en la
operacin normal de un flip-flop.
Flip-Flop Activados por Nivel
Flip-Flop RS
Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para reloj). Tiene una salida Q, y a veces tambin
una salida complementada, la que se indica con un circulo en la otra terminal de salida. Hay un pequeo
tringulo en frente de la letra C, para designar una entrada dinmica. El smbolo indicador dinmico denota el
echo de que el flip-flop responde a una transicin positiva ( de 0 a 1) de la seal de reloj.
Su unidad bsica (con compuertas NAND o NOR) se dibuja a continuacin que, como acta por "niveles" de
amplitud (0-1) recibe el nombre de Flip-Flop RS activado por nivel (FF-RS-AN). Cuando no se especifica este
detalle es del tipo Flip-Flop RS maestro-esclavo (FF-RS-ME). Sus ecuaciones y tabla de funcionamiento son
Q = S + q R*
R S = 0

La operacin del flip-flop es como sigue. Si no hay una seal en la entrada del reloj C, la salida del circuito no
puede cambiar independientemente de cules sean los valores de entrada de S y R. Slo cuando la seal de
reloj cambia de 0 a 1 puede la salida afectarse de acuerdo con los valores de la entrada S y R. Si S = 1 y R =
0 cuando C cambia de 0 a 1, la salida Q se inicia en 1. Si S = 0 y R = 1 cuando C cambia de 0 a 1 la salida Q
se reinicia o borra en 0. Si tanto S como R son 0 durante la transicin de reloj, la salida no cambia. Cuando
tanto S como R son iguales a 1, la salida es impredecible y puede ser 0 o 1 dependiendo de los retrasos
internos de tiempo que ocurran dentro del circuito.
Flip-flop RS temporizado
El flip-flop bsico por si solo es un circuito secuencial asincrnico. Agregando compuertas a las entradas de
circuito bsico, puede hacerse que el flip-flop responda a los niveles de entrada durante la ocurrencia del reloj.
El flip-flop RS temporizado mostrado en la siguiente figura consiste en un flip-flop bsico NOR y dos
compuertas NAND. Las salidas de las dos compuertas AND permanecen en cero mientras el pulso del reloj
(abreviado en ingls CP) sea 0, independientemente de los valores de entrada S y R se permite llegar al flip-
flop bsico. El estado de puesta a uno se logra con S=1, R=0 y CP=1. Para cambiar el estado de puesta a
cero (o borrado) las entradas deben ser S=0, R=1 y CP=1. Con S=1 y R=1, la ocurrencia de los pulsos de reloj
causar que ambas salidas vayan momentneamente a 0. Cuando quite el pulso, el estado del flip-flop ser
indeterminado, es decir, podra resultar cualquier estado, dependiendo de si la entrada de puesta a uno o la
de puesta a cero del flip-flop bsico, permanezca el mayor tiempo, antes de la transicin a 0 al final del pulso.
Flip-flop RS temporizado
El smbolo grfico del flip-flop RS sincronizado se muestra en la figura anterior. Tiene tres entradas: S, R y
CP. La entrada CP no se describe dentro del recuadro debido a que se reconoce fcilmente por un pequeo
tringulo. El tringulo es un smbolo para el indicador dinmico y denota el hecho que el flip-flop responde a
una transicin del reloj de entrada o flanco de subida de una seal de un nivel bajo (o binario) a un nivel alto
(1 binario). Las salidas del flip-flop se marcan con Q y Q dentro del recuadro. Se le puede designar al flip-flop
un nombre de variable diferente aunque se escriba una Q dentro del recuadro. En este caso la letra escogida
para la variable del flip-flop se marca por fuera del recuadro y a lo largo de la lnea de salida. El estado del flip-
flop se determina del valor de su salida normal Q. Si se desea obtener el complemento de salida normal, no
es necesario usar un inversor ya que el valor complementado se obtiene directamente de la salida Q.
La tabla caracterstica del flip-flop se muestra en la figura antes presentada. Esta tabla resume la operacin
del flip-flop en forma de tabulado. Q es el estado binario del flip-flop en un tiempo dado (refirindose al estado
presente), las columnas S y R dan los valores posibles de las entradas y Q(t + 1) es el estado del flip-flop
despus de la ocurrencia de un pulso de reloj (refirindose al siguiente estado).
La ecuacin caracterstica de un flip-flop se deduce del mapa de la figura antes mencionada. Esta ecuacin
especifica el valor del siguiente estado como una funcin del presente estado y de las entradas. La ecuacin
caracterstica de una expresin algebraica para la informacin binaria de la tabla caracterstica. Los dos
estados indeterminados se marcan con una X en el mapa, ya que pueden resultar como 1 o como 0. Sin
embargo la relacin SR=0 debe incluirse como parte de la ecuacin caracterstica para especificar que S y R
no pueden ser iguales a 1 simultneamente.
Flip-Flop JK
Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condicin indeterminada del tipo SR se
define en el tipo JK. Las entradas J y K se comportan como las entradas S y R para iniciar y reinicia el flip-flop,
respectivamente. Cuando las entradas J y K son ambas iguales a 1, una transicin de reloj alterna las salidas
del flip-flop a su estado complementario.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de amplitud (0-1) recibe el nombre
de Flip-Flop JK activado por nivel (FF-JK-AN). Cuando no se especifica este detalle es del tipo Flip-Flop JK
maestro-esclavo (FF-JK-ME). Su ecuacin y tabla de funcionamiento son
Q = J q* + K* q


Se da detalle de su confeccin lgica a partir del FF-RS-AN.

y si simplificamos por ejemplo usando Veich-Karnaugh

R = K q
S = J q*
resulta el circuito

Flip-flop JK
Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado independiente del termino RS se define en
el tipo JK. Las entradas J y K se comportan como las entradas R y S para poner a uno o cero (set o reset) al
flip-flop (ntese que en el flip-flop JK la entrada J se usa para la entrada de puesta a uno y la letra K para la
entrada de puesta a cero). Cuando ambas entradas se aplican a J y K simultneamente, el flip-flop cambia a
su estado de complemento, esto es, si Q=1 cambia a Q=0 y viceversa.
Un flip-flop sincronizado se muestra en la figura anterior. La salida Q se aplica con K y CP a una compuerta
AND de tal manera que el flip-flop se ponga a cero (clear) durante un pulso de reloj solamente si Q fue 1
previamente. De manera similar la salida Q se aplica a J y CP a una compuerta AND de tal manera que el
flip-flop se ponga a uno con un pulso de reloj, solamente si Q fue 1 previamente.
Flip-flop JK temporizado
Como se muestra en la tabla caracterstica de la figura, el flip-flop JK se comporta como un flip-flop RS
excepto cuando J y K sean ambos 1. Cuando J y K sean 1, el pulso de reloj se transmite a travs de una
compuerta AND solamente; aquella cuya entrada se conecta a la salida del flip-flop la cual es al presente igual
a 1. As, si Q=1, la salida de la compuerta AND superior se convertir en 1 una vez que se aplique un pulso de
reloj y el flip-flop se ponga a cero. Si Q=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se
pone a uno. En cualquier caso, el estado de salida del flip-flop se complementa.
Las entradas en el smbolo grfico para el flip-flop JK deben marcarse con una J (debajo de Q) y K (debajo de
Q). La ecuacin caracterstica se da en la figura y se deduce del mapa de la tabla caracterstica.
Ntese que debido a la conexin de retroalimentacin del flip-flop JK, la seal CP que permanece en 1
(mientras que J=K=1) causar transiciones repetidas y continuas de las salidas despus que las salidas hayan
sido completadas. Para evitar esta operacin indeseable, los pulsos de reloj deben de tener un tiempo de
duracin que es menor que la demora de propagacin a travs del flip-flop. Esta es una restriccin, ya que la
operacin del circuito depende del ancho de los pulsos. Por esta razn los flip-flops JK nunca se construyen
como se muestra en la figura. La restriccin del ancho del pulso puede ser eliminada con un maestro esclavo
o una construccin activada por flanco de la manera discutida en la siguiente seccin. El mismo razonamiento
se aplica al flip-flop T presentado a continuacin.
Flip-Flop T
El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para proporcionar una entrada nica
designada por T. El flip-flop T, por lo tanto, tiene slo dos condiciones. Cuando T = 0 ( J = K = 0) una
transicin de reloj no cambia el estado del flip-flop. Cuando T = 1 (J = K = 1) una transicin de reloj
complementa el estado del flip-flop.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de amplitud (0-1) recibe el nombre
de Flip-Flop T activado por nivel (FF-T-AN). Cuando no se especifica este detalle es del tipo Flip-Flop T
maestro-esclavo (FF-T-ME). Su ecuacin y tabla de funcionamiento son
Q = T q

A partir del FF-RS-AN puede disearse este FF-T-AN siguiendo los pasos mostrados anteriormente, pero no
tiene sentido ya que al ser activado por nivel no tiene utilidad.

Flip-Flop D
El flip-flop D (datos) es una ligera modificacin del flip-flop SR. Un flip-flop SR se convierte a un flip-flop D
insertando un inversor entre S y R y asignando el smbolo D a la entrada nica. La entrada D se muestra
durante la ocurrencia de uan transicin de reloj de 0 a 1. Si D = 1, la salida del flip-flop va al estado 1, pero si
D = 0, la salida del flip-flop va a el estado 0.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de amplitud (0-1) recibe el nombre
de Flip-Flop D activado por nivel (FF-D-AN). Cuando no se especifica este detalle es del tipo Flip-Flop D
maestro-esclavo (FF-D-ME) comnmente denominado tambin Cerrojo Latch. Su ecuacin y tabla de
funcionamiento son
Q = D

A partir del FF-RS-AN puede disearse este FF-D-AN siguiendo los pasos mostrados anteriormente, pero no
tiene sentido ya que al ser activado por nivel no tiene utilidad.

Flip-flop D
El flip-flop D mostrado en la figura anterior es una modificacin del flip-flop RS sincronizado. Las compuertas
NAND 1 y 2 forman el flip-flop bsico y las compuertas 3 y 4 las modifican para conformar el flip-flop RS
sincronizado. La entrada D va directamente a la entrada S y su complemento se aplica a la entrada R a travs
de la compuerta 5. Mientras que el pulso de reloj de entrada sea un 0, las compuertas 3 y 4 tienen un 1 en sus
salidas, independientemente del valor de las otras entradas. Esto esta de acuerdo a los requisitos de que las
dos entradas del flip-flop bsico NAND permanezcan inicialmente en el nivel de 1. La entrada D se comprueba
durante la ocurrencia del pulso de reloj. Si es 1, la salida de la compuerta 3 va a 0, cambiando el flip-flop al
estado de puesta a uno (a no ser que ya este en ese estado). Si en 0, la salida de la compuerta 4 va a 0,
cambiando el flip-flop al estado de borrado.
Flip-flop D temporizado
El flip-flop tipo D recibe su nombre por la habilidad de transmitir "datos" a un flip-flop. Es bsicamente un flip-
flop RS con un inversor en la entrada R. el inversor agregado reduce el numero de entradas de dos a uno.
Este tipo de flip-flop se llama algunas veces bloqueador D con compuertas o flip-flop de bloqueo. La entrada
CP se le da a menudo la designacin variable G (de gate) para indicar que esta entrada esta habilita el flip-
flop de bloqueo para hacer posible que los datos entren al mismo.
El smbolo para el flip-flop D sincronizado se muestra en la figura. La tabla caracterstica se lista en la parte (c)
y la ecuacin caracterstica se lista en la parte (d). la ecuacin caracterstica muestra que el siguiente estado
del flip-flop es igual a la entrada D y es independiente del valor del presente estado.
Flip-Flop Maestro-Esclavo
Todos los cuatro FF-AN pueden implementarse siguiendo las rdenes de un FF-D-AN a su entrada como
muestra el dibujo esquemtico. El FF-D hace de puerta (Cerrojo). Cada pulso en el clock har que la seal
entre al sistema (como salida del FF-D-AN) y salga la misma a la salida final respetando la tabla de verdad del
FF esclavo. As, si el esclavo es un FF-X-AN, todo el conjunto se comporta como un FF-X-ME aqu X puede
ser un FF o bien tambin un sistema secuencial complejo.

Accesorios de los Flip-Flop
Los Flip-Flop, normalmente y si no se especifica otro detalle, son siempre Maestro-Esclavo, y suelen traer
patas accesorias combinacionales. Nombramos las siguientes:
Reset pone a cero Q
Set pone a 1 a Q
Clock
Inhibicin inhibe (no deja pasar) la entrada de seal


http://www.monografias.com/trabajos14/flipflop/flipflop.shtml


Circuitos Secuenciales
Flip-Flops

Los circuitos secuenciales son aquellos en los cuales su salida depende de la entrada
presente y pasada. Dentro de estos circuitos se tienen a los Flip-Flops.

Los Flip-Flops son los dispositivos con memoria mas comnmente utilizados. Sus
caractersticas principales son:
1. Asumen solamente uno de dos posibles estados de salida.
2. Tienen un par de salidas que son complemento una de la
otra.
3. Tienen una o mas entradas que pueden causar que el
estado del Flip-Flop cambie.

A continuacin se describirn 4 tipos de Flip-Flops.


Flip-Flop S-R (Set-Reset)

La siguiente figura muestra una forma posible de implementar un Flip-Flop S-R. Utiliza
dos compuertas NOR. S y R son las entradas, mientras que Q y Q son las salidas (Q es
generalmente la salida que se busca manipular.)



Como existen varias formas de implementar un Flip-Flop S-R (y en general cualquier tipo
de Flip-Flop) se utilizan diagramas de bloque que representen al Flip-Flop. El siguiente
diagrama de bloque representa un FF S-R. Ntese que ahora, por convencin, Q se
encuentra en la parte superior y Q en la inferior.


Para describir el funcionamiento de un FF se utilizan las llamadas Tablas de Estado y
las Ecuaciones Caractersticas. La siguiente tabla muestra la tabla de estado para un FF S-
R.

S R Q Q+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -

Como encabezado de las columnas tenemos las entradas S y R, y una de las salidas Q. La
salida Q es la salida que en un tiempo t se puede detectar en el FF, es decir, es la salida en
el tiempo actual. Q+ es la salida en el tiempo , una vez que se ha propagado la seal
en el circuito (recuerde que los FF tienen un componente de retroalimentacin.) Por lo
tanto , es decir, es la salida que tendr Q en el futuro una vez que se haya
realizado la propagacin.

Si analizamos la tabla de estado, vemos que para si S = 0, R = 0 y Q = 0 1, la salida futura
de Q (Q+) ser siempre lo que se tena antes de la propagacin. A este estado (S = 0, R = 0)
se le conoce por tanto como estado de memoria.

Viendo ahora el caso S = 0, R = 1, se aprecia que siempre Q+ = 0 sin importar el valor de Q
antes de la propagacin, es decir, se hace un reset de Q. Si por el contrario, se tiene S = 1,
R = 0, entonces Q+ = 1 en ambos casos, por tanto se hace un set de Q.

Finalmente, ntese que la combinacin S = 1, R = 1 no es valida en el FF S-R. La razn es
que dicho estado vuelve inestable al circuito y, como una de las caractersticas de todo FF
es que el estado es estable, al usar dicha combinacin se esta violando este principio de los
FF.

Ahora, si se mapea la informacin de la tabla de estado del FF S-R en un mapa de
Karnaugh, se obtiene la siguiente ecuacin caracterstica: . Esta ecuacin
describe tambin el funcionamiento. Nos dice que Q+ ser 1 siempre y cuando se haga
un set del FF o el reset no esta activado y la salida tiene un 1 en ese momento.


Flip-Flop T
El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de
cero a 1. Las siguientes dos figuras muestran el diagrama de bloque y una implementacin
del FF T mediante un FF S-R y compuertas adicionales.






Ntese que en la implementacin del FF T, las dos entradas del FF S-R estn conectadas a
compuertas AND, ambas conectadas a su vez a la entrada T. Adems, la entrada Q esta
conectada a R y Q a S. Esta conexin es as para permitir que el FF S-R cambi de estado
cada que se le mande un dato a T. Por ejemplo, si Q = 1 en el tiempo actual, eso significa
que Q = 0, por lo tanto, al recibir T el valor de 1, se pasaran los valores de R = 1 y S = 0 al
FF S-R, realizando un reset de Q.

La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de T

T S R Q Q
0 0 0 0 1
1 1 0 1 0
0 0 0 1 0
1 0 1 0 1
0 0 0 0 1
1 1 0 1 0

La tabla de estado para el FF T se presenta a continuacin. Es muy sencilla: cuando T = 0
el estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T = 1, Q es
complementada y, por lo tanto, Q+ = Q.

Tabla de estado para el FF T
T Q Q+
0 0 0
0 1 1
1 0 1
1 1 0

De la tabla de estado anterior, se obtiene la siguiente ecuacin caracterstica para el FF T

Q+ = T Q + TQ = T Q

Ahora bien, analicemos un poco ms el comportamiento del FF T y tratemos de responder
la siguiente pregunta: Qu pasa si T=1 por mucho tiempo?

Los valores de S y R cambiaran constantemente de la siguiente manera:

S = 0-> 1 -> 0 -> 1
R= 1-> 0 ->1 -> 0

es decir, el FF empezara a oscilar y por tanto no mantendra el estado (inestable.) Por lo
tanto, la mayora de los FF utilizan un reloj para determinar en que momento se tomar en
cuenta el valor que se encuentre en la entrada del FF. La siguiente figura muestra un FF T
con reloj (CK)



Ntese que la entrada marcada como CK tiene un crculo. Este crculo indica que el FF
tomar en cuenta la entrada del FF cuando el pulso del reloj sea cero (0). Si es uno (1), la
entrada no ser tomada en cuenta.


Flip-Flop J-K

El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T. Esto ocurre de la
siguiente manera:

En J=1, K=1 acta como Flip-flop T
De otra forma, acta como flip-flop S-R

El siguiente diagrama de bloque es el perteneciente el FF J-K


Una implementacin tentativa de un FF J-K a partir de un FF S-R sin reloj es la siguiente:



La tabla de estado aparece a continuacin. Note que es muy parecida a la del FF S-R solo
que ahora los estados de J=1 y K=1 s son validos.

Tabla de estado del FF J-K

J K Q Q+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

De la tabla anterior se obtiene la siguiente ecuacin caracterstica mediante mapas de
Karnaugh: . Este flip-flop es uno de los ms comunes con reloj. El
siguiente diagrama lo muestra con entrada para reloj:



Flip-Flop D (Delay)
El flip-flop D es uno de los FF ms sencillos. Su funcin es dejar pasar lo que entra por D,
a la salida Q, despus de un pulso del reloj. Es, junto con el FF J-K, uno de los flip-flops
mas comunes con reloj. Su tabla de estado se muestra a continuacin:

D Q Q+
0 0 0
0 1 0
1 0 1
1 1 1

De la tabla se infiere que la ecuacin caracterstica para el FF D es: Q+= D. El siguiente
diagrama de bloques representa este flip-flop.



Inicializacin de Flip-Flops

Cuando se estn utilizando flip-flops en la construccin de circuitos, es necesario poder
controlar el momento en el que un FF empieza a funcionar y el valor con el que inicia su
secuencia. Para esto, los flip-flops cuentan con dos entradas que le permiten al diseador
seleccionar los valores iniciales del FF y el momento en el que empieza a funcionar. Estas
entradas son llamadas en Ingls: Clear y Preset.


Clear - inicializa Q en cero sin importar entradas o reloj ( ).

Preset - inicializa Q en 1 sin importar entradas o reloj ( ).

Para ambas entradas, si reciben el valor de:
0 : inicializan el FF en el valor correspondiente.
1: el flip-flop opera normalmente

La siguiente figura muestra un FF J-K con entradas de inicializacin. Note que tanto la
entrada Clear, como la entrada Preset, tienen un crculo. Esto significa que la entrada
funciona con un 0.



Ejemplos con Flip-Flops

Ejemplo: Disee un Flip-flop T a partir de un Flip-flop J-K con reloj.
Solucin:



Ejemplo: Convierta un Flip-flop S-R a un flip-flop D con reloj
Solucin:



D Q+ S R
0 0 D D
1 1 D D
http://homepage.cem.itesm.mx/pchavez/material/arqui/Modulos/ModuloVICircuitosSecuenciales
/MaterialCircuitosSecuenciales/FlipFlops/FlipFlops.htm