GRUPO A

BALOTARIO CAPITULO 3:
PROCESADORES SUPERESCALARES
1. A que se denomina etapa de predecodificacin?
Es parte de la etapa de decodificacin, en muchos casos, una pre-etapa de decodificacin
(dada la cantidad de instrucciones a decodificar, se implementa entre la cache l! " la cache
de instrucciones de primer ni#el$ Esta se encar%a de determinar el tipo de instruccin,
facilitando as& la identificacin posterior de los recursos 'ue se #an a usar$
2. Cules son las etapas de un procesamiento superescalar?
La etapa de captacin de instrucciones (IF) es capaz de leer varias instrucciones por ciclo
desde la cache de ms alto nivel. La instrucciones pasan en el orden en el que fueron
captadas a una cola de instrucciones desde la que se introducen de forma ordenada en la
etapa de decodificacin (I), tantas instrucciones como esa unidad sea capaz de decodificar
por ciclo. Las operaciones una vez decodificadas deben esperar a que esten todos los
operados necesarios as como las unidades funcionales para procesar las instrucciones. De
esto se encarga la estructura de !entana de instrucciones" ROB" #uffer de reno$#rado,
etc.
La etapa de emisin (ISS) determina 'u( instrucciones pueden pasar a e)ecutarse entre las
'ue tienen disponi*les sus operandos " la unidad funcional correspondiente$ La ejecucin
(!) es implementada por todas las distintas unidades funcionales$ El n+mero de estas
unidades funcionales determina el n+mero m,-imo de instrucciones 'ue pueden estar
e)ecut,ndose al mismo tiempo$
La +ltima etapa, la de escritura ("#), almacenar, los resultados$
$. %ara que se a&ade una serie de 'its en la etapa de predecodificacin?
Se a.aden para permitir acelerar la decodificacin completa de las instrucciones en la
etapa posterior de decodificacin, el n+mero de *its puede ser entre los / a 0 en
ar'uitecturas R1SC " al%unos m,s para la ar'uitectura C1SC
(. jemplos de procesadores que usan 'its de predecodificacin
2p-pa 0!33(ar'uitectura risc
Amd-45 (ar'uitectura cisc
). *+, -./A0AS /1A 2A 3ISI4. 516.A6A 7 6S516.A6A 6
I.S/1+CCI5.S?
En la ordenada se hace en el orden en el 'ue las instrucciones aparecen en el
pro%rama, el mismo 'ue el 'ue se han ido introduciendo en la #entana de instrucciones$ En
la desordenada se pueden emitir en desorden cual'uier operacin 'ue ten%a lo 'ue necesita$
Es por esto 'ue en la ordenada se producen *lo'ues pues las si%uientes de*en esperar a 'ue
aca*en las anteriores$
Es por esto 'ue en el caso de una emisin desordenada se apro#echa todo el potencial del
computador, "a 'ue a diferencia de la emisin ordenada, las instrucciones empie6an a
emitirse en cuanto los datos est,n disponi*les, apro#echando as& el m,-imo %rado de
paralelismo de la ma'uina, " emitiendo #arias instrucciones a la #e6, en lu%ar de la
secuencial de uno a uno, de una emisin ordenada$
8. . *+, C5.SIS/ 2 .I-2 6 S%C+2ACI4.?
Es el n+mero de instrucciones de salto condicional 'ue pueden e)ecutarse
especulati#amente$ En el caso de 'ue se permita la e)ecucin especulati#a simult,nea de
#arias instrucciones de salto no resueltas, ha*r, 'ue %uardar los correspondientes estados de
e)ecucin$El %rado de especulacin indica la etapa hasta la 'ue se procesan las
instrucciones 'ue constitu"en el camino especulati#o despu(s del salto condicional$
9. Cuales son las etapas de un procesador escalar?
a$ Etapa de captacin de instrucciones7
*$ Etapa de decodificacin
c$ Etapa de emisin
d$ Etapa de e)ecucin
e$ Etapa de escritura
:. 6escri'a en un procesador escalar el tipo de ejecucin ordenado ; desordenado
- Ordenadamente7 se imiten un %rupo instrucciones en el orden 'ue lle%aron a las etapa
de emisin, " el si%uiente %rupo de instrucciones no se emitir, hasta 'ue el %rupo
anterior ha"a aca*ado de e)ecutar su ultima instruccin
- Desordenadamente7 se emite un %rupo de instrucciones en el orden en 'ue lle%aron a la
etapa de emisin, pero al 'uedar li*re cual'uier unidad funcional, cual'uier instruccin
del %rupo si%uiente puede comen6ar a e)ecutarse
<. Cuales son las principales estrate=ias para mejorar el paralelismo de
instrucciones?
La decodificacin paralela " uso de predecodificadores
La emisin paralela de instrucciones a las unidades funcionales
La e)ecucin paralela de las operaciones codificadas en las instrucciones en las
distintas unidades funcionales
La finali6acin del procesamiento de las instrucciones
La deteccin " resolucin de dependencias
El mantenimiento de la consistencia secuencial mediante el desacoplo de la
e)ecucin de las instrucciones " la escritura de resultados
1>. ?plique la diferencia fundamental entre los procesadores se=mentados ;
escalares en la etapa de decodificacin paralela ; predecodificacin
- En un procesador se%mentado ha" una sola etapa de descodificacin de instrucciones "
*+s'ueda de operandos (1D8O9$
- En un procesador superescalar e-isten unidades de descodificacin (1D " de emisin
de instrucciones (1SS,issues separadas$
?plique una diferencia fundamental entre un procesador escalar ; se=mentado
Un procesador escalar (a diferencia de un procesador :L1; de*e ser capa6 de
identificar el paralelismo entre instrucciones (1LP 'ue e-iste en el cdi%o " permitir
'ue los recursos se usen lo mas efica6mente en la e)ecucin paralela de instrucciones$
11. *u@ es la Aentana de emisin?
<am*i(n llamada #entana de instrucciones, es una estructura 'ue usa una cola de
re%istros donde se almacenan las instrucciones 'ue han sido decodificadas " 'ue est,n en
espera de ser emitidas$
12. 6e que se encar=a la etapa de emisin?
Determina 'ue instrucciones pueden emitirse al disponer de sus operandos " e-istir
unidades funcionales li*res para su e)ecucin$ <am*i(n se encar%a de aplicar la
correspondiente pol&tica para seleccionar las instrucciones 'ue finalmente se emiten$
1$. ?plique las polBticas de emisin se=Cn el alineamiento
E-isten dos tipos de emisin se%+n el alineamiento7
Emisin alienada7 La emisin es alienada si no pueden introducirse nue#as
instrucciones en la #entana de instrucciones hasta 'ue esta no este totalmente
#ac&a
Emisin no alienada7 mientras e-ista espacio #acio en la #entana de instrucciones
se pueden ir introduciendo instrucciones para ser emitidas$
1(. *u@ es una estacin de reserAa?
Si%uiendo la t(cnica de shel#in% la #entana de instrucciones puede distri*uirse en #arias
estructuras 'ue reci*en el nom*re de estaciones de reser#a o consi%nas$
Son estructuras similares a la #entana de instrucciones pero 'ue posee cada unidad
funcional o con)unto de unidades funcionales$
6e que partes consta el procesamiento de una instruccin?
- final de la e)ecucin de una operacin codificada en al instruccin a partir del
cual se dispone de los resultados %enerados por las unidades funcionales pero
no se a modificado los re%istros de la computadora$
- El final del procesamiento de la instruccin o momento en 'ue se retira o
completa la instruccin, momento en el 'ue se descri*en los resultados de
operacin en los re%istros de ar'uitectura$
1). A que se refiere la consistencia secuencial de un pro=rama?
2ace referencia a7
-El orden en 'ue las instrucciones se completan
-El orden en 'ue se accede a memoria para leer (load o escri*ir (store
18. Cual es la tendencia en los procesadores superescalares en lo que se refiere
a su consistencia?
todo hace referencia a 'ue los procesadores superescalares apuntan hacia el uso de
es'uemas de consistencia de memoria d(*iles " es'uema de consistencia de
procesador fuertes *asados en el uso de *uffer de reordenamiento estructuras similares$
19. *ue es la 15# ; que nos permite?
La RO= es una estructura con un comportamiento sencillo aun'ue no son simples
los recursos hard>are 'ue precisa su implementacin efica6 nos permite es la emisin
" e)ecucin desordenada d e las instrucciones 'ue permitan apro#echar el paralelismo
entre instrucciones en el conte-to de una finali6acin ordenada tam*i(n se la puede
utili6ar a la hora de hacer renom*ramiento$
1:. 3encione los diferentes campos de una 15#
-campo re%$dest
-campo unidad
-campo de resultado
-campo o4
-campo marca
1<. n qu@ consiste el renom'ramiento de re=istros?
El renom*ramiento e#ita los pro*lemas de los ries%os o dependencias ;A; "
;AR, usando re%istros de la microar'uitectura, como elemento de almacenamiento$
2>. *u@ es necesario para Dacer el renom'ramiento de re=istros?
La escritura se hace en un re%istro diferente a los 'ue usan los operandos " de los
re%istros 'ue se usan en otras escrituras
Para mantener el RA;, re%istro 'ue se lee de*e ser i%ual al re%istro 'ue se escri*e
21. l renom'ramiento de re=istros puede serE
- Est,tico7 renom*ramiento se reali6a durante la compilacin
- Din,mico7 renom*ramiento se reali6a durante la e)ecucin del pro%rama
22. cules son las alternatiAas para el acceso a los 'uffers de renom'ramiento?
Las alternati#as para el acceso a los *uffers de renom*ramiento son dos7
- Acceso asociati#o
- Acceso inde-ado
2$. IndiqueF cuntos ; cules son los campos de cada lBnea del 'uffer del acceso
asociatiAo?
El *uffer de renom*ramiento con acceso asociati#o tiene cinco campos " son7
- Asi%nacin #,lida
- Re%istro de destino
- Contenido
- Contenido #,lido
- =it de asi%nacin +ltima
2(. .om're las posi'ilidades para la deteccion temprana de instrucciones de salto
Deteccion paralela
Deteccion anticipada
Deteccion anticipada en la captacin
2). n que consiste la deteccin inte=rada en la captacin ?
En el momento en 'ue se capta las instrucciones se detecta si la instruccin es de salto
o no ( Para eso se pueden usar los *its de predecodificacion e)emplo PO;ER PC 5/3
28. ?plique las posi'ilidades para los esquemas de prediccin fija
El salto siempre tomado7 para toda instruccin de salto cu"a condicin no este
resuelta se considera 'ue lo mas pro*a*le es 'ue no se produ6ca el salto$
El salto siempre tomado7 se considera 'ue toda instruccin de salto condicional
no resuelta da lu%ar a un salto
29. n los esquemas de prediccin dinmicaF cules son las formas de clasificar estos
esquemas se=Cn la forma de almacenar el comportamiento pasado de la
instruccin de salto?
E-isten dos formas de almacenar el comportamiento pasado de la instruccin7
- Prediccin din,mica impl&cita
- Prediccin din,mica e-plicita
2:. *ue informacin se =uarda en los esquemas de prediccin e?plBcita?
Se almacena +nicamente la direccin de la instruccin tras la instruccin de salto la
+ltima #e6 'ue se capto esta$ La direccin puede ser la direccin de destino del salto, lo 'ue
e'ui#ale a predecir 'ue se produ)o el salto, o *ien la direccin de la instruccin si%uiente a
la del salto, con lo 'ue se predice 'ue el salto no se produ)o$
2<. A que se denominan 'its de Distoria?
Se denominan *its de historia a los *its 'ue codifican la informacin relati#a al
comportamiento pasado de la instruccin en cuestin$
El n+mero de *its de historia 'ue se %uardan depende de tipo de es'uema de prediccin
din,mica 'ue se ha%a$
$>. A que se denomina #/AC ; que informacin se =uarda en ella?
Se denomina =<AC a la cache de direcciones de destino del salto (*ranch tar%et address
cache, donde se %uardan la informacin si%uiente7
- =A (*ranch address7 direccin de instruccin de salto$
- =<A (*ranch tar%et address 7 direccin de destino del salto
- =2 (*ranch histor" 7 *its de historia
$1. A que se denomina #/IC ; que informacin se =uarda en ella?
Se denomina =<1C a la cache de instrucciones de destino del salto (*ranch tar%et
address cache, donde se %uarda la informacin si%uiente7
- =A (*ranch address 7 direccin de instruccin de salto$
- =<1 (*ranch tar%et instruccin7 instruccin de destino del salto$
- =<1?@7 instruccin de destino del salto si%uiente
- =2 (*ranch histor" 7 *its de historia
$2. A que se denomina =rado de especulacin?
Aos indica la etapa hasta la 'ue se procesan las instrucciones 'ue constitu"en el camino
especulati#o despu(s del salto condicional$
$$. %ara mantener la consistencia con el modelo secuencial de ejecucin en el caso de
interrupciones que posi'ilidades se pueden considerar.
E-isten ! posi*ilidades7
A las instrucciones se retiran ordenadamente, cam*i,ndole estado de la ma'uina
se%+n el orden en 'ue aparecen en el pro%rama$ Las estrate%ias de %estin de
interrupciones se *asan en el uso de un *uffer de reordenamiento$
= las instrucciones cam*ian el estado de la m,'uina se%+n se e)ecutan, estrate%ia
*asadas en estructuras como el *uffer de historia " el uso de puntos de che'ueo-
reparacin$
$(. Cuales son las estrate=ias para el procesamiento de interrupciones.
Estrate%ia *asada en el uso del *uffer de reordenamiento
=uffer de historia
Puntos de che'ueo-reparacin
=uffer de reordenamiento con re%istro de futuro
$). 6escri'ir las interrupciones precisas con 'uffer de reordenamiento
Esta estrate%ia utili6a un RO= al 'ue se a.ade un campo m,s en cada una de sus
l&neas$ Este campo indica si la instruccin en cuestin ha dado lu%ar a una e-cepcin en
al%una de las etapas por las 'ue ha pasado$ Esta estrate%ia apro#echa 'ue %racias al
RO=, las instrucciones finali6an ordenadamente$
$8. 6escri'ir las interrupciones precisas con 'uffer de Distoria
Se *asa en el uso de una estructura denominada buffer de historia. Este *uffer
permite 'ue las instrucciones modifi'uen el estado de la ma'uina a medida 'ue termine
su e)ecucin, produci(ndose por tanto una finali6acin desordenada$
$9. 6escri'ir las interrupciones precisas con puntos de cDequeoGreparacin
En esta estrate%ia el estado de la ma'uina se almacena en determinadas etapas del
cauce 'ue reci*en el nom*re de puntos de chequeo. Para el caso de interrupcin la
e-istencia de estos estados almacenados permite recuperar o reparar el estado de la
ma'uina tras atender la interrupcin$
$:. 6escri'ir las interrupciones precisas con re=istro de futuro ; ro'
Se utili6a una estructura denominada banco de registros de futuro. Este *anco de
re%istros es el 'ue las instrucciones modifican (desordenadamente cunado terminan la
e)ecucin de las operaciones 'ue codifican, " desde donde las instrucciones 'ue se
emiten leen los #alores de sus operandos$