Departamento de Electrnica

Electrnica Digital
Facultad de Ingeniera
Bioingeniera
Universidad Nacional de Entre Ros
Latches, flipflops y registros
1
Circuitos secuenciales
2
Circuitos secuenciales
Salida =F(entrada actual, estado anterior)
Mquinas de estado finito
Un circuito con n variables de estado tiene un nmero finito (2
n
) de
estados posibles.
Estado de un circuito secuencial: es una coleccin de variables de estado
Las variables de estadoson valores binarios.
Contienen toda la informacin acerca del pasado necesario para
explicar el comportamiento futuro del circuito.
Las variables de estadoson valores binarios.
Contienen toda la informacin acerca del pasado necesario para
explicar el comportamiento futuro del circuito.
3
Reloj (Clock, CK, CLK)
Los cambios de estado de los circuitos secuenciales se presentan en
tiempos especificados por una seal de funcionamiento libre.
Latchsy flip-flops
4
Flip-flop o biestable
Dispositivo secuencial que muestrea sus entradas y cambia sus
salidas solamente en ocasiones determinadas por una seal de reloj.
Los flancos de la seal de reloj son los instantes de cambio.
Latch
Dispositivo secuencial que monitorea sus entradas continuamente y
modifica sus salidas en cualquier momento, de manera independiente
de una seal de reloj.
Suele existir una seal habilitadora activa por nivel durante el cual
cambia su salida.
Elementos biestables: cmo almacenar un bit?
5
No se puede cambiar (controlar) el estado del circuito
6
0
Q
QN
0
0
Q
QN
Latch Latch
Cmo cambiar (controlar) el estado?
7
R reset
S set
Q
QN
0
0
El estado
se mantiene
Funcionamiento
R =0
S =0
R =0
S =0
8
R reset
S
Q
QN
1
0
1
0
La salida Q pasa a 0
(el latch se resetea)
R =1
S =0
R =1
S =0
9
R
S set
Q
QN
0
1
0
1
La salida Q pasa a 1
(El latch se setea)
R =0
S =1
R =0
S =1
10
R
S
Q
QN
1
1
0
0
Estado ambiguo
R =1
S =1
R =1
S =1
Latch S-R con compuertas NOR
11
Smbolos
12
Diagrama de tiempos
13
Parmetros de temporizacin
t
pLH
, t
pHL
: retardos de propagacin de las entradas de control.
t
pw(min)
: mnimo ancho de pulso de una entrada de control.
Estado metaestable:
No se cumple el
mnimo ancho de pulso
Tecnologa
Tecnologa
15
Tecnologa
Tecnologa
Latch S-R con compuertas NAND
16
A
B
Z
El nivel de activacinde las entradas de control Set y Reset es L
El nivel de activacinde las entradas de control Set y Reset es L
17
Ejemplo de aplicacin:
Circuito anti-rebote de pulsadores / llaves
Aplicaciones
Aplicaciones
18
Llave en Pos. 1
Primer contacto en Pos. 2
Rebotes
Pos. 1
Pos. 2
SWU_L SWD_L
Q
QN
Aplicaciones
Aplicaciones
19
Ejemplo de aplicacin:
Control de motor
Aplicaciones
Aplicaciones
20
Ejemplo de aplicacin:
Control de motor
Aplicaciones
Aplicaciones
LatchNAND S-R con entrada de habilitacin
21
E: Enable
E: Enable
Cul es ahora el nivel activo de las entradas Set y Reset?
Qufuncin equivalente tienen las NAND del circuito de entrada
cuando C =1?
Cul es ahora el nivel activo de las entradas Set y Reset?
Qufuncin equivalente tienen las NAND del circuito de entrada
cuando C =1?
22
Funcionamiento
Estado metaestable:
Se deshabilita el latch
con S y R activas
Estado metaestable:
Se deshabilita el latch
con S y R activas
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Latch D (cerrojo D)
Latches SR: aplicaciones de control como
indicador o bandera (flag)
Latch D: una sola entrada de control (D)
almacenamiento de bits
elimina la ambigedad
24
transparente
trabado
(latcheado)
Diagrama de tiempos (para C activo por nivel alto)
transparente
trabado
(latcheado)
transparente
El latchcopia y almacena el estado de D
cuando C =1
El latchcopia y almacena el estado de D
cuando C =1
25
Parmetros de temporizacin
t
P
retardos de propagaci n: para C y Dref (1) a (5)
t
setup
tiempo de estableci miento: mnimo tiempo que D debe estar en
nivel estable antes de que ocurra la transicin en C.
t
hold
tiempo de retencin: mnimo tiempo que D debe estar en nivel estable
despus de que ocurra la transicin en C.
Estado metaestable:
Cambia D durante t
H
y t
S
Estado metaestable:
Cambia D durante t
H
y t
S
Tecnologa
Tecnologa
26
Flip-flop D
Diagrama de tiempos
El FF D copia y almacena el estado de D en
cada flanco activo del reloj
El FF D copia y almacena el estado de D en
cada flanco activo del reloj
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Temporizacin
t
p
tiempos de propagacin
t
setup
(setup time) tiempo de establecimiento: entre CLK y D
t
hold
(hold time) tiempo de retencin: entre CLK y D
Control
CLK
t
S
CLK
Control
t
H
Tecnologa
Tecnologa
28
Flip-flop D con entradas asincrnicas
Entradas sincrnicas: dependientes de la seal de
sincronizacin (CLK)
entrada (D)
Entradas asincrnicas: independientes de la seal
de sincronizacin (CLK);
PR - Preset o Set: pone a 1 la salida Q
CLR - Clear o Reset: pone a 0 la salida Q
Usadas en inicializacin y prueba
Flip-flopJ-K
30
Dos seales de control: J y K
Sin estados ambiguos
Mayor versatilidad en el diseo; diseos ms simples
Preferencia actual por FF-D por PLDs
31
Diagrama de tiempos
El FF JK leesus entradas de control solo
en los flancos activo del reloj
El FF JK leesus entradas de control solo
en los flancos activo del reloj
32
Tabla de verdad
CLK J K Q Q*
0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
CLK J K Q*
0 X X Q
1 X X Q
0 0 Q
0 1 0
1 0 1
1 1 QN
entradas salida
J K Q D = Q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
D Q
Q CLK
Circuito
combinacional
J
K
CLK
Q
Deduccin de la expresin de D = f (Q, J, K)
Convencin:Q* =el siguiente valor de Q
Convencin:Q* =el siguiente valor de Q
33
J K
00 01 11 10
0
0 0 1 1
1
1 0 0 1
Q* =D =?
Q* =D =J . Q +K . Q
Q
Ecuacin caracterstica
entradas salida
J K Q D = Q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
34
Flip-flop T (toggle)
CLK J K Q*
0 0 Q
0 1 0
1 0 1
1 1 Q
CLK D Q Q*
1 1 0
0 0 1
Conmuta con cada flanco activo del CLK
Se puede implementar con FF J K y FF D
37
Otros parmetros de sincronizacin
Frecuencia mxima de CLK, f
CLK
The highest frequency at which a clock input of an integrated circuit can be driven,
while maintaining proper operation.
Anchos de pul so, t
W
(CLK y entradas asincrni cas)
The time interval between the specified reference points on the two transitions of the
pulse waveform
Tiempos de transicin del CLK (rise time / fall time) t
r
, t
f
Fall time: The time interval between one reference point on a waveform and a
second reference point of smaller magnitude on the same waveform.
Rise time: The time interval between one reference point on a waveform and a
second reference point of greater magnitude on the same waveform.
Solid State Technology Association, (ex-J EDEC Joint Electron Device Engineering Council)
Tecnologa
Tecnologa
38
Ejemplo de aplicacin:
Circuito de conteo binario (3 bits) y divisor de frecuencia
CLK o Reloj
Q
0
Q
1
Q
2
Binario
000 001 010 011 100 101 110 111 000 001 010 011
Decimal
0 1 2 3 4 5 6 7 0 1 2 3
f
Q0
=f
CLK
/2
f
Q1
=f
CLK
/4
f
Q2
=f
CLK
/8
Q
0
(LSB) Q
1
Q
2
1
CLK
K
CLK
J Q
0
K
CLK
J Q
2
K
CLK
J Q
1
Aplicaciones
Aplicaciones
41
Al gunas formas comerciales de FFs
7474: doble FF D disparado por flanco
4013: doble FF-D activo por flanco positivo con Set y Reset
4027: doble FF-J K maestro-esclavo activo por flanco positivo c/ Set y
Reset
74x109: FF J -K disparado por flanco positivo
doble FF-D disparado por
flanco
7474 (TTL) 74C74 (CMOS)
t
S
20 ns 60 ns
t
H
5 ns 0 ns
t
PLH
CLK a Q 40 ns 200 ns
t
PHL
CLK a Q 25 ns 200 ns
t
W(L)
CLK 37 ns 100 ns
t
W(H)
CLK 30 ns 100 ns
f
max
15 MHz 5 MHz
t
W(L)
(Set o Reset) 30 ns 60 ns
Formas
comerciales
Formas
comerciales
42
Resumen de lo visto hasta ahora
Tipos de latches y FFs:
Latches RS NAND y NOR con y sin entrada de habilitacin
Latch D (cerrojo D)
FFs D, J K y T
Tipos de entradas de control
Entradas sincrnicas: D, J , K
Entradas asincrnicas: SET ( PRESET) y RESET ( CLEAR)
Parmetros de temporizacin
Tiempos de propagacin t
p
Tiempos de mantenimiento (t
S
) y retencin (t
H
)
Frecuencia mxima (CLK, Enable)
Tiempos de transicin (t
R
y t
F
)
Anchos de pulso mnimos (CLK y entradas asincrnicas)
Registros y latches de mltiples bits
43
Registro: arreglos de dos o ms FF D con una entrada de reloj comn.
Registros de almacenamiento
Registros de desplazamiento o corrimiento (shift registers)
Latch: arreglos de dos o ms latches con una entrada de habilitacin
comn.
Apli caciones
Almacenamiento de grupos de bits.
Lneas de retardo de seales digitales.
Operaciones aritmticas.
Registro de almacenamiento
44
Registro de almacenamiento
de 4 bits
Dato de
4 bits
45
74x175: registro de almacenamiento de 4 bits
74x374: registro octal
74x373: latch octal
74x273: registro octal
74x377: registro octal con habilitacin de clock
Formas
comerciales
Formas
comerciales
Registros de desplazamiento (Shift registers)
Clasificacin segn el tipo de entrada y salida
Entrada serie y salida paralelo (SIPO serial input / parallel output)
Entrada serie y salida serie (SISO serial input / serial output)
Entrada paralelo y salida paralelo (PIPO parallel input / parallel output)
Entrada paralelo y salida serie(PISO parallel input / serial output)
46
Registros con una arquitectura dispuesta para desplazar sus datos
almacenados una posicin por cada flanco activo de reloj.
CLK
CLK CLK
CLK
47
Registro de entrada serie y salida serie (SISO)
Cuntos T
CLK
deben pasar para tener el primer dato de entrada en
SEROUT?
N FFs
48
Registro de entrada serie y salida paralelo (SIPO)
Cuntos T
CLK
deben pasar para tener un dato de N bits en las salidas?
N FFs
Diagramade tiempos
49
Entrada serie
Reloj
Q
2
Q
1
Q
3
Q
0
(LSB)
Salidas
paralelas
Datos paralelos
0001 / 0010 / 0101 / 1010
Salida serie
50
Registro de entrada paral elo y salida seri e (PISO)
0
0
0
1
0
1. Carga del dato paralelo
51
0
0
0
0
0
0
0
1
2. Desplazamiento serie
52
Registro de entrada paral elo y salida paral elo (PIPO)
Arquitectura PISO con una forma diferente de tomar los datos almacenados
53
Ejemplo de aplicacin:
Mdulos de transmisin serial
PISO SIPO
Aplicaciones
Aplicaciones
54
Ejemplo de aplicacin:
Multiplicacin y divisin por mltiplos de 2
0 0 0 1 0 0 0 1LSB
0 0 1 0 0 0 1 0
0
=17
10
=34
10
=68
10
0 1 1 0 0 0 0 0LSB
0 0 1 1 0 0 0 0
0
=96
10
=48
10
=24
10
0 1 0 0 0 1 0 0
0 0 0 1 1 0 0 0
0
0
Desplazamiento a la derecha en un shift register
Desplazamiento a la izquierda en un shift register
Aplicaciones
Aplicaciones
55
4006: registro de desplazamiento de 18 etapas (stage)
4014: registro PISO / SISO de 8 etapas
4015: doble registro de desplazamiento de 4 etapas SIPO
74x165: registro de desplazamiento PISO de 8 bits
74x164: registro de desplazamiento SIPO de 8 bits
74x166: registro de desplazamiento PISO de 8 bits
74x299: registro de desplazamiento universal de 8 bits
Formas
comerciales
Formas
comerciales
56
4 modos de operacin (S
1
, S
0
):
Right-Shift
Left-Shift
Syncchronous parallel load
Do nothing (CLK inhibido)
74x194: registro de
desplazamiento
universal de 4 bits
Formas
comerciales
Formas
comerciales
57
Formas
comerciales
Formas
comerciales
74x594: 8-Bit Shift Register
with Output Registers
8-bit serial-in, parallel-out shift register
8-bit D-type storage register.
Separate clocks
Direct clears are provided for both the
shift register and the storage register.
If both clocks are connected together,
the shift register state will always be
one clock pulse ahead of the storage
register.
Formas
comerciales
Formas
comerciales
59
FI N FI N