Diseo de sistemas digitales

Flip-Flop
Todos los circuitos digitales utilizan datos binarios para funcionar correctamente,
los circuitos estn diseados para contar, sumar, separar, etc. los datos segn
nuestras necesidades, pero por el tipo de funcionamiento de las compuertas
digitales, los datos presentes en las salidas de las mismas, cambian de acuerdo
con sus entradas, y no hay manera debitarlo, si las entradas cambian, las salidas
lo harn tambin, entonces Cmo podemos hacer para mantener un dato o serie
de datos en un lugar hasta que los necesitemos? La respuesta son las memorias,
bsicamente son sistemas que pueden almacenar uno o ms datos evitando que
se pierdan, hasta que nosotros lo consideremos necesario, es decir, pueden variar
su contenido a nuestra voluntad. El corazn de una memoria son los Flip Flops,
este circuito es una combinacin de compuertas lgicas, A diferencia de las
caractersticas de las compuertas solas, si se unen de cierta manera, estas
pueden almacenar datos que podemos manipular con reglas preestablecidas por
el circuito mismo. Esta es la representacin general par un Flip Flop (comnmente
llamado "FF")
En electrnica, un flip-flop o pestillo es un circuito que tiene dos estados estables y
pueden ser utilizados para almacenar la informacin de estado. Un flip-flop es un
multivibrador biestable. El circuito puede ser hecho para cambiar el estado por
seales aplicadas a una o ms entradas de control y tendr una o dos salidas. Es
el elemento bsico de almacenamiento en la lgica secuencial. Flip-flops y
cerrojos son un componente fundamental de la construccin de electrnica digital
sistemas utilizados en ordenadores, comunicaciones y muchos otros tipos de
sistemas.
Flip-flops y pestillos se utilizan como elementos de almacenamiento de datos. Tal
almacenamiento de datos se puede utilizar para el almacenamiento de estado, y
un circuito de este tipo se describe como lgica secuencial. Cuando se utiliza en
una mquina de estado finito, la salida y el siguiente estado dependen no slo de
su entrada de corriente, sino tambin de su estado actual (y por lo tanto, las
entradas anteriores). Tambin se puede utilizar para el recuento de impulsos, y
para la sincronizacin de las seales de entrada de calado variable-a alguna seal
de temporizacin de referencia.
Implementacin
Flip-flops pueden ser simples (transparente o asncrona) o velocidad de reloj
(sincrnico); los transparentes son comnmente llamados pestillos. La palabra
pestillo se utiliza principalmente para los elementos de almacenamiento, mientras
Aparatos sincronizados se describen como flip-flops.
Sandalias simples se pueden construir alrededor de un par de elementos
acoplados cruz inversoras: tubos de vaco, los transistores bipolares , transistores
de efecto de campo , inversores , e invirtiendo puertas lgicas han sido utilizados
en circuitos prcticos. Aparatos sincronizados estn especialmente diseados
para los sistemas sncronos; tales dispositivos ignoran sus aportaciones, salvo en
la transicin de una seal de reloj dedicado (conocida como overclocking, pulsante
o estroboscpico). Sincronizacin hace que el flip-flop para cambiar o mantener su
seal de salida basado en los valores de las seales de entrada en la transicin.
Algunos flip-flops cambian de salida en el levantamiento del borde del reloj, otros
en el flanco de bajada.
Desde las etapas de amplificacin primaria se inversora, dos etapas se pueden
conectar en serie (como una cascada) para formar el amplificador no inversor sea
necesario. En esta configuracin, cada amplificador puede ser considerada como
una red de realimentacin inversora activa para el otro amplificador inversor. Por
lo tanto las dos etapas estn conectados en un bucle no inversora aunque el
diagrama de circuito normalmente se dibuja como un par de acoplamiento de cruz
simtrica (tanto los dibujos se introducen inicialmente en la patente de Eccles-
Jordan).
Tipos de flip-flop
Flip-flops pueden dividirse en tipos comunes: la SR ("set-reset"), D ("datos" o
"demora" [ 11 ] ), T ("toggle"), y JK tipos son los ms comunes. El comportamiento
de un tipo particular puede ser descrita por lo que se denomina la ecuacin
caracterstica, que se deriva el "prximo" de salida (es decir, despus de que el
siguiente pulso de reloj), Q siguiente en trminos de la seal (s) de entrada y / o la
corriente de salida, Q.

Un circuito flip-flop tradicional basado en transistores de unin bipolar
Pestillos Fcil configuracin de restablecimiento
SR NI pestillo
l utilizar puertas estticas como bloques de construccin, el pestillo ms
fundamental es la simple latch SR , donde destacan S y R para set y restablecen .
Puede ser construido a partir de un par de acoplamiento cruzado NI puertas
lgicas . El bit almacenado est presente en la salida marcada P.
Mientras que las entradas S y R son bajos, la retroalimentacin mantiene la Q y Q
salidas en un estado constante, Q el complemento de P. Si S ( Set ) es pulsada de
alto, mientras que R ( Restaurar ) se mantiene baja, la salida Q se ve obligado de
altura, y se mantiene alta cuando S devuelve a menor, de manera similar, si se
pulsa en I, mientras que S se mantiene baja, la salida Q se fuerza bajo, y se
mantiene baja cuando R vuelve a menor.
Operacin de enclavamiento SR [ 12 ]
Tabla caracterstica Tabla de excitacin
S R Q prxima Accin Q Q prxima S R
0 0 Q mantener el estado 0 0 0 X
0 1 0 reajustar 0 1 1 0
1 0 1 conjunto 1 0 0 1
1 1 X No se permite 1 1 X 0
El R = S = 1 combinacin se conoce como combinacin restringida o un estado
prohibido porque, ya que tanto las puertas NOR luego ceros de salida, se rompe la
ecuacin lgica Q = no Q . La combinacin tambin es inadecuado en circuitos en
los que ambas entradas pueden ir bajo al mismo tiempo (es decir, una transicin
desde restringido a mantener). La salida se cerraba a 1 o 0 dependiendo de las
relaciones de tiempo de propagacin entre las puertas (una condicin carrera).
Para superar la combinacin restringido, se puede aadir a las entradas de
puertas que convertir (S, R) = (1,1) a una de las combinaciones no restringidas.
Eso puede ser:
Q = 1 (1,0) - se refiere como una S (dominada)-Latch
Q = 0 (0,1) - se refiere como un (dominada)-pestillo R
Esto se hace en casi todos los controlador lgico programable.
Mantener el estado (0,0) - conocido como un E-cierre
Alternativamente, la combinacin restringida puede ser hecho para alternar la
salida. El resultado es el pestillo de JK.
Caracterstica: Q + = R'Q + R'S o Q + = R'Q + S.

Un latch SR, construido a partir de un par de acoplamiento cruzado NI puertas(una
imagen animada). Rojo y negro significan '1 'lgico y '0', respectivamente
SR NAND pestillo
Se trata de un modelo alternativo del latch SR sencillo que se construye con
NAND puertas lgicas. Establecer y restablecer las seales de baja activos ahora
convertido, denota S y R , respectivamente. De lo contrario, la operacin es
idntica a la de la latch SR. Histricamente, SR -cierres han sido predominantes a
pesar del inconveniente de notacin de los activos bajo insumos

SR operacin de enclavamiento
S R Accin
0 0 Combinacin restringido
0 1 Q = 1
1 0 Q = 0
1 1 Sin cambio
J K pestillo
El JK pestillo es utilizado con mucha menos frecuencia que el flip-flop JK . El JK
sigue pestillo de la siguiente tabla de estados:
JK tabla de verdad pestillo
J K Q prxima Comentario
0 0 Q Sin cambios
0 1 0 Reajustar
1 0 1 Conjunto
1 1 Q Palanca
Por lo tanto, el JK pestillo es un pestillo de SR que se hace para alternar su salida
cuando se pasa la combinacin restringido de 11. A diferencia del flip-flop JK, la
combinacin 11 de entrada para el latch SR no es til porque no hay reloj que
dirige alternar
Pestillos cerrados y transparencia condicional
Cierres estn diseados para ser transparente. Es decir, los cambios de seal de
entrada provocan cambios inmediatos en la salida, cuando varios transparentes
pestillos siguen unos a otros, el uso de la misma seal de habilitacin, las seales
pueden propagarse a travs de todos ellos a la vez. Como alternativa, la lgica
adicional se puede agregar a un simple cierre transparente para que sea no
transparente o opaco cuando otra entrada (un "enable" de entrada) no se afirma.
Siguiendo un transparente de alta pestillo con un transparente de baja (o alta-
opaco) pestillo, un maestro-esclavo flip-flop se implementa.
Urbanizacin cerrada SR pestillo
Un latch SR sncrono (a veces velocidad de reloj flip-flop SR ) se puede hacer
mediante la adicin de un segundo nivel de compuertas NAND para el latch SR
invertida (o un segundo nivel de las puertas a la latch SR directa). Las puertas
adicionales invierten ms las entradas, para el simple SR pestillo se convierte en
un latch SR cerrada (y un simple pestillo de SR se transformara en una cerrada
SR pestillo con invertida habilitar).
Con E alta (permitir cierto), las seales pueden pasar a travs de las puertas de
entrada al enganche encapsulado; todas las combinaciones de seales a
excepcin de (0,0) = sostener luego reproducir inmediatamente en el (Q, Q de
salida), es decir, el seguro es transparente.
Con E baja (permitir false) el pestillo est cerrado (opaco) y permanece en el
estado en que qued la ltima vez que E es alta.
El permitir la entrada es a veces una seal de reloj, pero con ms frecuencia de
lectura o escritura estroboscpica.
Operacin de enclavamiento SR cerrada
E / C Accin
0 Ninguna accin (keep state)
1 El mismo que no clocked latch SR
Urbanizacin cerrada D pestillo
Este pestillo explota el hecho de que, en las dos combinaciones de entrada activas
(01 y 10) de un pestillo SR cerrada, R es el complemento de S. La etapa NAND de
entrada convierte los dos estados de entrada D (0 y 1) a estas dos entradas
combinaciones para el prximo SR pestillo mediante la inversin de la seal de
entrada de datos. El bajo estado de la habilitar la seal produce la combinacin
inactivo "11". As, un D-pestillo cerrada puede considerarse como una sola entrada
sincrnica pestillo de SR . Esta configuracin impide la aplicacin de la
combinacin de entrada restringida. Tambin se conoce como cierre transparente,
de retencin de datos, o simplemente cerrada pestillo. Cuenta con una de datos
de entrada y una habilitar la seal (a veces llamado reloj o de control). La palabra
transparente proviene del hecho de que, cuando la entrada de habilitacin est
activado, la seal se propaga directamente a travs del circuito, de la entrada D a
la salida Q.
Pestillos transparentes se utilizan tpicamente como puertos de E / S o en
sistemas asncronos, o en sistemas sncronos de dos fases (sistemas sncronos
que utilizan un reloj de dos fases), donde dos pestillos que operan en diferentes
fases de reloj impiden la transparencia de datos como en un maestro- esclavo flip-
flop.
Los cerrojos estn disponibles como circuitos integrados, por lo general con varios
cierres por chip. Por ejemplo, 74HC75 es un cierre transparente del cudruple en
la serie 7400.
Urbanizacin cerrada D tabla de verdad pestillo
E / C D Q Q Comentario
0 X Q anterior Q anterior Sin cambios
1 0 0 1 Reajustar
1 1 1 0 Conjunto
La tabla de verdad muestra que cuando el correo sosten / c bloqueo de entrada es
0, la entrada D no tiene efecto en la salida. Cuando E / C es alta, la salida es igual
a D.
Earle pestillo
Los diseos clsicos de enganche valladas tienen algunas caractersticas
indeseables. Ellos requieren lgica de doble carril o un inversor. La propagacin
de la entrada a salida puede tardar hasta tres retardos de puerta. La propagacin
de la entrada a salida no es constante - algunas salidas toman dos retardos de
puerta mientras que otros toman tres.
Los diseadores buscaron alternativas. Una alternativa exitosa es la Earle pestillo.
Se requiere slo una nica entrada de datos, y su salida toma unos dos
constantes retardos de puerta. Adems, los dos niveles de la puerta de la Earle
pestillo se pueden combinar con los dos ltimos niveles de puerta de los circuitos
de accionamiento del pestillo. [Aclaracin necesaria] La fusin de la funcin de
congelacin se puede aplicar el pestillo sin retardos de puerta adicionales.
El Earle pestillo est libre de riesgos. Si se omite la puerta NAND medio, entonces
uno tiene la bodega pestillo polaridad, que se utiliza comnmente porque exige
menos lgica. Sin embargo, es susceptible a riesgo de lgica. Intencionalmente
distorsionar la seal de reloj puede evitar el peligro.
Flip-flop D
El flip-flop se utiliza ampliamente. Tambin se conoce como "datos" o "demora"
flip-flop.
El flip-flop D captura el valor de la entrada D en una porcin definida del ciclo de
reloj (tal como el borde de subida del reloj). Ese valor capturado se convierte en la
salida Q. En otras ocasiones, la salida Q no cambia. El flip-flop puede ser visto
como una clula de memoria, un mantenedor de orden cero, o una lnea de
retardo.
Tabla de verdad:
Reloj D Q prxima
Flanco ascendente 0 0
Flanco ascendente 1 1
No Rising X Q
("X" denota un No importa la condicin, lo que significa que la seal es irrelevante)
La mayora de los de tipo D flip-flops en circuitos integrados tienen la capacidad de
ser forzado al establecer o restablecer el estado (que no tiene en cuenta las
entradas D y el reloj), al igual que un flip-flop SR. Por lo general, el S = R = 1
condicin ilegal se resuelve en D-tipo flip-flops. Al establecer S = R = 0, el flip-flop
se puede utilizar como se describe anteriormente. Esta es la tabla de verdad para
los otros S y configuraciones R sea posible:
Entradas Salidas
S R D > Q Q '
0 1 X X 0 1
1 0 X X 1 0
1 1 X X 1 1
Estas sandalias son muy tiles, ya que constituyen la base de los registros de
desplazamiento, que son una parte esencial de muchos dispositivos electrnicos.
La ventaja del flip-flop en el tipo D "cierre transparente" es que la seal en el pin
de entrada D se captur el momento en que el flip-flop tiene una velocidad y los
cambios posteriores en la entrada D se tendrn en cuenta hasta el prximo caso
del reloj. Una excepcin es que algunos flip-flops tienen un "reset" de entrada de
la seal, que se restablecer Q (a cero), y puede ser asncrona o sncrona con el
reloj.
El circuito anterior cambia el contenido del registro a la derecha, una posicin de
bit en cada transicin activa del reloj. La entrada X se desplaza a la posicin de bit
de la izquierda.
Clsica positivo-borde-accionado flip-flop D
Este circuito consta de dos etapas implementadas por SR pestillos NAND . La
etapa de entrada (los dos pestillos a la izquierda) procesa las seales de reloj y de
datos para asegurarse de seales de entrada correctos para la etapa de salida (la
brida a la derecha). Si el reloj son bajas, tanto las seales de salida de la etapa de
entrada son de alta independientemente de la entrada de datos; el pestillo de
salida no se ve afectado y se almacena el estado anterior. Cuando la seal de
reloj cambia de baja a alta, slo una de las tensiones de salida (dependiendo de la
seal de datos) pasa a nivel bajo y sistemas / restablece el pestillo de salida: si D
= 0, la menor produccin es bajo, y si D = 1, el superior de salida es bajo. Si la
seal de reloj sigue permanecer alta, las salidas mantienen sus estados,
independientemente de la entrada de datos y forzar el pestillo de salida para
permanecer en el estado correspondiente, como sigue siendo el cero lgico
entrada activa mientras el reloj est alto. Por lo tanto la funcin del pestillo de
salida es para almacenar los datos slo mientras el reloj es bajo.
El circuito est estrechamente relacionado con el pestillo cerrado D ya que tanto
los circuitos de convertir los dos estados de entrada D (0 y 1) a dos combinaciones
de entrada (01 y 10) para la salida SR pestillo invirtiendo la seal de entrada de
datos (tanto los circuitos de divisin la seal D solo en dos complementarios de S
y R seales). La diferencia es que en la cerrada D latch NAND puertas lgicas
simples se utilizan, mientras que en los flip-flop Positivo-Borde-desencaden SR
pestillos NAND se utilizan para este propsito. El papel de estos cierres es
"bloquear" la produccin de baja tensin de salida activa (un cero lgico), por lo
que el disparo por flanco positivo D flip-flop puede ser pensado como un pestillo
cerrado D con puertas de entrada cerrada.
Maestro-esclavo por flanco biestable D
Un maestro-esclavo D flip-flop se crea mediante la conexin de dos pestillos
cerrados D en serie, e invirtiendo el permitir la entrada a uno de ellos. Se llama
maestro-esclavo porque el segundo pestillo en la serie slo cambia en respuesta a
un cambio en la primera (principal) el pestillo.
Para un positivo-borde desencaden maestro-esclavo D flip-flop, cuando la seal
de reloj es bajo (0 lgico) el "permitir" que se ve en la primera o pestillo D
"maestro" (la seal de reloj invertida) es alto (1 lgico) . Esto permite que el pestillo
de "maestro" para almacenar el valor de entrada cuando las transiciones de la
seal de reloj de baja a alta. Como la seal de reloj pasa a nivel alto (0 a 1) la
invertida "enable" del primer pestillo pasa a nivel bajo (1 a 0) y el valor visto en la
entrada al pestillo principal est "bloqueado". Casi simultneamente, el doble
invertido "activar" de la segunda o "esclavo" transiciones pestillo D de bajo a alto
(0-1) con la seal de reloj. Esto permite que la seal capturada en el borde
ascendente del reloj por el ahora "bloqueado" cerrojo maestro pase a travs de la
traba "esclavo". Cuando la seal de reloj regresa a baja (1 a 0), la salida del
pestillo "esclavo" est "bloqueada", y el valor visto en el ltimo flanco de subida del
reloj se lleva a cabo mientras el pestillo "maestro" comienza a aceptar la nueva
valores en preparacin para el siguiente flanco de reloj ascendente.
Al eliminar el inversor ms a la izquierda en el circuito al lado, un flip-flop de tipo D
que destella en el flanco de bajada de una seal de reloj puede ser obtenida. Esto
tiene una tabla de verdad de esta manera:
D Q > Q prxima
0 X Que cae 0
1 X Que cae 1
Edge-triggered elemento de almacenamiento dinmico D
Una alternativa funcional eficiente a un flip-flop D se puede hacer con circuitos
dinmicos (donde la informacin se almacena en una capacitancia) con tal de que
se sincroniza con la suficiente frecuencia, mientras que no es un verdadero flip-
flop, todava se llama un flip-flop por su papel funcional. Mientras que el elemento
maestro-esclavo D se activa en el borde de un reloj, sus componentes estn cada
provocado por niveles de reloj. El "flip-flop D disparado por el borde", como se le
llama a pesar de que no es un verdadero flip-flop, no tiene las propiedades de
amo-esclavo.
Flip-flops D disparado por flanco se aplican a menudo en las operaciones
integradas de alta velocidad utilizando la lgica dinmica. Esto significa que la
salida digital se almacena en la capacitancia parsita del dispositivo mientras el
dispositivo no est en la transicin. Este diseo de chanclas dinmicos tambin
permite cambio sencillo ya que la operacin de reposicin se puede realizar
simplemente por la descarga de uno o ms nodos internos. Una variedad flip-flop
dinmica comn es el reloj de fase nica verdadera (TSPC) tipo que realiza la
operacin de flip-flop con poco poder y en altas velocidades. Sin embargo,
chanclas dinmicos no suelen funcionar a velocidades de reloj estticas o bajas:
dado el tiempo suficiente, vas de fuga pueden descargar la capacitancia parsita
suficiente para hacer que el flip-flop para entrar en estados no vlidos.
Flip-flop T
Si la entrada T es alta, el flip-flop T cambia de estado ("alterna") cada vez que se
estroboscpicamente la entrada de reloj. Si la entrada T est baja, el flip-flop
mantiene el valor anterior. Este comportamiento se describe por la caracterstica
ecuacin:
(Ampliacin de la XOR operador)
y se puede describir en una tabla de verdad :
T operacin flip-flop
Tabla caracterstica Tabla de excitacin
T Q Q_ {siguiente} Comentario Q Q_ {siguiente} T
Comentario
0 0 0 mantener el estado (sin clk) 0 0 0 Sin
cambios
0 1 1 mantener el estado (sin clk) 1 1 0 Sin
cambios
1 0 1 palanca 0 1 1
Complemento
1 1 0 palanca 1 0 1
Complemento
Cuando se lleva a cabo T alta, el conmutador biestable divide la frecuencia de reloj
por dos, es decir, si la frecuencia de reloj es 4 MHz, la frecuencia de salida
obtenida desde el flip-flop ser de 2 MHz. Esta "divisin por" caracterstica tiene
aplicacin en diversos tipos de digitales contadores . AT flip-flop tambin se puede
construir utilizando un flip-flop JK (pins J & K estn conectados entre s y actan
como T) o flip-flop (T entrada y Q anterior se conecta a la entrada D a travs de
una puerta XOR).
J K flip-flop
El flip-flop JK aumenta el comportamiento del flip-flop SR (J = Set, K =
Restablecer) interpretando el S = R = 1 condicin de "flip" o el comando cambiar.
Especficamente, la combinacin J = 1, K = 0 es un comando para establecer el
flip-flop; la combinacin J = 0, K = 1 es un comando para restablecer el flip-flop, y
la combinacin J = K = 1 es un comando para alternar el flip-flop, es decir, cambie
su salida al complemento lgico de su valor actual. Ajuste J = K = 0 no se traduce
en un flip-flop, sino ms bien, mantendr el estado actual. Por lo tanto, para
sintetizar un flip-flop D, basta con establecer K igual al complemento de J. Del
mismo modo, para sintetizar un flip-flop T, ajuste K igual a J. El flip-flop JK es un
flip-flop universales, ya que puede ser configurado para trabajar como un flip-flop
SR, un flip-flop, o un T flip-flop.
La ecuacin caracterstica del flip-flop JK es:
Q_ {siguiente} = J \ overline Q + \ overline KQ
y la tabla de verdad correspondiente es:
Operacin de flip-flop JK
Tabla caracterstica Tabla de excitacin
J K Comentario Q prxima Q J K Comentario Q
prxima
0 0 mantener el estado Q 0 0 X Sin cambio 0
0 1 reajustar 0 0 1 X Conjunto 1
1 0 conjunto 1 1 X 1 Reajustar 0
1 1 palanca Q 1 X 0 Sin cambio 1
Metaestabilidad
Flip-flops estn sujetas a un problema llamado metaestabilidad , lo que puede
suceder cuando dos entradas, como los datos y el reloj o el reloj y reset, estn
cambiando o menos al mismo tiempo. Cuando el orden no es clara, dentro de las
limitaciones de tiempo apropiados, el resultado es que la salida puede
comportarse de forma impredecible, teniendo muchas veces ms de lo normal
para liquidar a un estado o los otros, o incluso oscilantes varias veces antes de
establecerse. Tericamente, la hora de sentar cabeza no est acotado. En un
ordenador del sistema, este metastability puede causar corrupcin de datos o un
fallo en el programa, si el estado no es estable antes de que otro circuito utiliza su
valor y, en particular, si hay dos caminos lgicos diferentes utilizan la salida de un
flip-flop, una ruta de acceso puede interpretarlo como 0 y el otro como un 1
cuando no se haya resuelto a estado estable, poner la mquina en un estado
incoherente.
Consideraciones de tiempo
Configuracin, retencin, recuperacin, tiempos de extraccin
El tiempo de preparacin es la cantidad mnima de tiempo que la seal de datos
se debe mantener firme antes del evento del reloj para que los datos se muestrean
de manera fiable por el reloj. Esto se aplica a las seales de entrada sncronos
para el flip-flop.
Tiempo de espera es la cantidad mnima de tiempo que la seal de datos se debe
mantener firme despus del evento del reloj para que los datos se muestrean de
manera fiable. Esto se aplica a las seales de entrada sncronos para el flip-flop.
Seales sncronas (como datos) deben mantenerse constante desde el tiempo de
preparacin para el tiempo de espera, en donde las dos veces son en relacin con
la seal de reloj.
El tiempo de recuperacin es como el tiempo de preparacin para los puertos
asncronos (set, reset). Es el tiempo disponible entre las seales asncronas van
inactivos y la transicin activa de reloj.
Tiempo para quitar el es como el tiempo de retencin para los puertos asncronos
(set, reset). Es el tiempo entre la transicin activa de reloj y la seal asncrona va
inactivo.
mpulsos cortos aplicados a las entradas asncronas (juego, reajustar) no deben
aplicarse por completo dentro del perodo de recuperacin para quitar, o de lo
contrario se convierte en totalmente indeterminable si el flip-flop pasar al estado
apropiado. En otro caso, donde una seal asncrona simplemente hace una
transicin que pasa a caer entre el tiempo de recuperacin / eliminacin, se aplica
finalmente la seal asncrona, pero en ese caso tambin es posible que un muy
corto fallo puede aparecer en la salida, depende de la seal de entrada sncrona.
Esta segunda situacin puede o no puede tener importancia para un diseo de
circuito.
Sistema y el reajuste (y otros) las seales pueden ser sincrnica o asincrnica, por
lo que se puede caracterizar ya sea con el programa de instalacin / Retener o
tiempos de recuperacin / eliminacin y la sincronicidad es muy dependiente de la
TTL diseo del flip-flop.
Diferenciacin entre Setup / Hold y los tiempos de recuperacin / eliminacin es
necesaria cuando la verificacin de la sincronizacin de los circuitos ms grandes
porque las seales asncronas se pueden encontrar a ser menos importante que
las seales sncronas. La diferenciacin ofrece a los diseadores de circuitos la
capacidad de definir las condiciones de verificacin de este tipo de seales de
forma independiente.
La metaestabilidad en chanclas se puede evitar asegurndose de que las entradas
de datos y de control se mantienen vlidos y constante durante perodos
determinados, antes y despus del pulso de reloj, llamado el tiempo de
preparacin (t do ) y el tiempo de retencin (t h ) respectivamente. Estos tiempos
se especifican en la hoja de datos para el dispositivo, y son tpicamente entre unos
pocos nanosegundos y unos pocos cientos de picosegundos para los dispositivos
modernos.
Por desgracia, no siempre es posible cumplir con los criterios de establecimiento y
retencin, debido a que el flip-flop puede ser conectado a una seal en tiempo real
que podra cambiar en cualquier momento, fuera del control del diseador. En este
caso, lo mejor que el diseador puede hacer es reducir la probabilidad de error a
un cierto nivel, dependiendo de la fiabilidad requerida del circuito. Una tcnica
para la supresin de la metaestabilidad es para conectar dos o ms flip-flops en
una cadena, de manera que la salida de cada uno alimenta la entrada de datos de
la prxima, y todos los dispositivos comparten un reloj comn. Con este mtodo, la
probabilidad de un evento metaestable puede ser reducida a un valor
despreciable, pero nunca a cero. La probabilidad de metaestabilidad se acerca
cada vez ms cerca de cero a medida que aumenta el nmero de flip-flops
conectados en serie.
Los llamados flip-flops-metaestables endurecidos estn disponibles, que funcionan
reduciendo la configuracin y los tiempos de espera tanto como sea posible, pero
incluso stos no pueden eliminar el problema por completo. Esto se debe a la
metaestabilidad es ms que simplemente una cuestin de diseo de circuitos.
Cuando las transiciones en el reloj y los datos estn cercanos en el tiempo, el flip-
flop se ve obligado a decidir qu evento ocurri primero. Sin embargo rpidamente
hacemos el dispositivo, siempre existe la posibilidad de que los eventos de
entrada estarn tan juntos que no puede detectar cul ocurri primero. Por tanto,
es lgicamente imposible construir un flip-flop perfectamente metaestable a
prueba.
El retardo de propagacin
Otro de los valores de tiempo importante para un flip-flop es el retraso del reloj a la
salida (smbolo comn en las hojas de datos: t CO ) o retardo de propagacin (t P
), que es el tiempo que un flip-flop se necesita para cambiar su salida despus de
la flanco de reloj. El tiempo para una transicin de alto a bajo (t PHL ) a veces es
diferente a la hora de una transicin de bajo a alto (t PLH ).
Cuando cascada chanclas que comparten el mismo reloj (como en un registro de
desplazamiento ), es importante asegurarse de que el t CO de un flip-flop anterior
es ms largo que el tiempo de retencin (t h ) de la siguiente flip-flop, lo que los
datos presentes en la entrada del xito flip-flop est adecuadamente "desplazado"
a continuacin del flanco activo del reloj. Esta relacin entre t CO yt h
normalmente se garantiza si los flip-flops son fsicamente idnticos. Adems, para
un funcionamiento correcto, es fcil verificar que el periodo de reloj tiene que ser
mayor que la suma de t do + t h.
Las generalizaciones
Flip-flops pueden ser generalizados en al menos dos maneras: haciendo que 1-of-
N en lugar de 1-de-2, y adaptndolas a la lgica con ms de dos estados. En los
casos especiales de 1-de-3 de codificacin, o de varios valores lgica ternaria ,
estos elementos pueden ser referidos como flip-flap-flops .
En un flip-flop convencional, exactamente uno de los dos salidas complementarias
es alta. Esto se puede generalizar a un elemento de memoria con N salidas,
exactamente uno de los cuales es alta (alternativamente, donde exactamente uno
de n es bajo). Por tanto, la salida es siempre una sola caliente (respectivamente
de un fro representacin). La construccin es similar a un flip-flop de
acoplamiento cruzado convencional; cada salida, cuando la alta, inhibe todas las
otras salida. Por otra parte, los flip-flops ms o menos convencionales se pueden
utilizar, uno por salida, con circuitos adicionales para asegrese de que slo uno a
la vez puede ser verdad.
Otra generalizacin del flip-flop convencional es un elemento de la memoria para
la lgica de varios valores. En este caso, el elemento de memoria conserva
exactamente uno de los estados lgicos hasta las entradas de control inducen un
cambio. Adems, un reloj de mltiples valores tambin se puede utilizar, dando
lugar a nuevos posibles transiciones de reloj
Seales de Reloj (CLOCK) y FF controlados por Reloj
Hasta ahora hemos visto que un Registro Bsico tiene dos variables de entrada y
responde de manera predecible a ellas, pero Qu podamos hacer si
necesitramos otra variable de control? Cmo podramos hacer que el registro
acte cuando sea conveniente para nosotros, y no al momento de cambiar sus
entradas?Todos los sistemas digitales tienen bsicamente dos formas de
operacin:
Operacin en modo ASNCRONO.En este modo, las salidas cambian de manera
automtica siguiendo las rdenes de las entradas.
Operacin en modo SNCRONO.En este modo, las salidas cambian siguiendo las
ordenes de las entradas, pero slo cuando una seal de control, llamada RELOJ
(CLOCK, CLK, CP) es aplicada al registro.
Los circuitos digitales ASNCRONOS son muy complicados en lo que a diseo y
reparacin se refiere, ya que, al encontrarnos con una falla en un circuito de 10
registros interconectados, el rastreo de los cambios en todas las compuertas nos
provocara un severo dolor de cabeza.Los circuitos digitales SNCRONOS son
ms fciles de disear y reparar, debido a que los cambios de las salidas son
eventos "esperados" (ya que fcilmente podemos saber el estado de cada una de
las entradas o salidas sin que estas cambien repentinamente), y los cambios
dependen del control de una sola seal aplicada a todos los registros, la seal de
RELOJ.La seal de reloj es una onda cuadrada o rectangular, los registros que
funcionan con esta seal, slo pueden cambiar cuando la seal de reloj hace una
transicin, Tambin llamados "flancos", por lo tanto, la seal de reloj slo puede
hacer 2 transiciones (o Flancos):
La Transicin con pendiente positiva (TPP) o Flanco positivo (FP).Es cuando la
seal de reloj cambia del estado BAJO al estado ALTO.
La Transicin con pendiente negativa (TPN) o Flanco Negativo (FN).Es cuando la
seal de reloj cambia del estado ALTO al estado BAJO.
Principales caractersticas de los FF sincronizados por Reloj.
Todos los FF cuentan con una entrada con el rtulo (RELOJ, CLOCK, CLK, CP) y
un distintivo crculo para saber cmo debe ser la seal activa. Los que no tienen
crculo, son sincronizados por una TPP, los que cuentan con un crculo son
sincronizados por una TPN.
Todos los FF cuentan con entradas de control, que determinan el cambio que van
a tener las salidas, al igual que en los Registros bsicos, pero estas entradas no
pueden modificar las salidas arbitrariamente, slo podrn hacerlo cuando el FF
reciba su transicin activa.
Resumiendo, Las entradas de control del FF nos permiten saber cmo van a
cambiar las salidas, pero slo la seal de Reloj podr hacer efectivo este cambio.
Multivibradores
En electrnica digital se usan de forma masiva dispositivos de dos estados
llamados multivibradores. Los multivibradores biestables se llaman flip-flops y son
los dispositivos de memoria bsicos que se usan en la lgica secuencial. Otros
dispositivos de dos estados son los multivibradores astables (inestables) que
sirven como osciladores, y los multivibradores monoestables (multivibrador "one-
shot") que pueden servir como fuentes de pulsos.
Multivibrador Astable
La configuracin de las puertas NAND invertidas que se muestran, es una de las
muchas formas de crear un multivibrador astable (inestable): un dispositivos de
dos estados que no est estable en ninguno de ellos. Si empezamos con el punto
A high (alto), ese alto voltaje carga el condensador y despues del tiempo
caracterstico de la constante de tiempo RC, llegar al umbral de voltaje necesario
para voltear a A low (bajo) y B high. Luego se invertir el proceso de carga hasta
que ocurra una transicin al estado original, repitindose de nuevo el proceso.
Este circuito se puede construir por medio de una mitad de una puerta quad
(cudruple) NAND de un circuito integrado IC7400.


Multivibrador Monostable
En respuesta a un pulso de disparo positivo, el multivibrador monoestable o "one-
shot", produce un pulso simple de salida de longitud t, determinado por el valor de
la resistencia y el condensador. El multivibrador "one-shot" no redisparable, no
responder a mas pulsos de disparo, que puedan ocurrir durante su longitud del
pulso.






Contadores sncronos






Contadores asncronos





REGISTROS DE DESPLAZAMIENTO

Un registro de desplazamiento es un circuito digital secuencial (es decir, que los valores de sus
salidas dependen de sus entradas y de los valores anteriores) consistente en una serie de
biestables, generalmente de tipo D, conectados en cascada (Fig. 1), que basculan de forma
sincrnica con la misma seal de reloj. Segn las conexiones entre los biestables, se tiene un
desplazamiento a la izquierda o a la derecha de la informacin almacenada. Es de sealar que un
desplazamiento a la izquierda de un conjunto de bits, multiplica por 2, mientras que uno a la
derecha, divide entre 2. Existen registros de desplazamiento bidireccionales, que pueden
funcionar en ambos sentidos. Los registros universales, adems de bidireccionales permiten la
carga en paralelo.
Tipos de registros de desplazamiento
Dependiendo del tipo de entradas y salidas, los registros de desplazamiento se clasifican como:
Serie-Serie: slo la entrada del primer flip-flop y la salida del ltimo son accesibles externamente.
Se emplean como lneas de retardo digitales y en tareas de sincronizacin.
Paralelo-Serie: son accesibles las entradas de todos los flip-flops, pero slo la salida del ltimo.
Normalmente tambin existe una entrada serie, que slo altera el contenido del primer flip-flop,
pudiendo funcionar como los del grupo anterior.
Serie-Paralelo: son accesibles las salidas de todos los flip-flops, pero slo la entrada del primero.
Este tipo y el anterior se emplean para convertir datos serie en paralelo y viceversa, por ejemplo
para conexiones serie como el RS232.
Paralelo-Paralelo: tanto las entradas como las salidas son accesibles. Se usan para clculos
aritmticos.
Un registro de desplazamiento muy utilizado, que es universal (se llama as porque puede
utilizarse en cualquiera de las cuatro configuraciones anteriormente descritas) y bidireccional
(porque puede desplazar los bits en un sentido u otro) es el 74HC194, de cuatro bits de datos.
Otros registros de desplazamiento conocidos, fabricados tambin con la tecnologa CMOS, son el
74HC165 (entrada paralelo, salida serie) y 74HC164 (entrada serie, salida paralelo).
Aplicaciones
Adems de la conversin serie-paralelo y paralelo-serie, los registros de desplazamiento tienen
otras aplicaciones tpicas:
Generador pseudoaleatorio. Se construye con un registro de desplazamiento, realimentando a la
entrada una combinacin de varias salidas, normalmente un or exclusivo entre ellas.
Multiplicador serie. Se realiza la multiplicacin mediante sumas y desplazamientos. Un ejemplo es
el 74LS384.
Registro de aproximaciones sucesivas. Se usa en conversores A/D. Se van calculando los bits
sucesivamente, empezando por el ms significativo. Mediante un conversor DAC se compara la
entrada analgica con los resultados parciales, generando el siguiente bit.
Retardo. Se pueden utilizar para retardar un bit un nmero entero de ciclos de reloj (consiste
simplemente en un conjunto de biestables en cascada, tantos como ciclos de reloj deseemos
retardar los bits).
Formas de construir registros de desplazamiento
Se pueden combinacionales y secuenciales). Por ejemplo:
Registro de entrada paralelo y salida serie. Puede construirse con un multiplexor digital
combinacional y un contador. Las entradas de datos del multiplexor se conectan a los datos a
transmitir, y las entradas de control, a las salidas del contador (el bMs del MUX conectado al bMs
del contador), dicho contador deber estar en modo de carrera libre.
Registro de entrada serie y salida paralelo. Similar al caso anterior, se sustituye el muliplexor por
un demultiplexor, ahora las salidas de ste sern las salidas paralelos.
Biestables en cascada. Con esto y la lgica combinacional adecuada, se pueden construir incluso
registros de desplazamiento bidireccionales y universales, aunque en este caso es ms aconsejable
disponer del 74HC194, dado que ocupa mucho menos espacio (y el precio del integrado es muy
asequible) y en un solo integrado incluye las cuatro posibles configuraciones y la funcionalidad de
desplazar los bits en ambos sentidos.