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14: Asincrnicas

1
14-Mquinas Secuenciales Asincrnicas
14.1 Bases electrnicas para almacenar
bits
14.2 Latch asincrnico S-R
14. !ise"o #e $$s en base a latches
14.4 Multi%ibra#or aestable
14.& Multi%ibra#or monoestable
14: Asincrnicas
2
Bases electrnicas para almacenamiento #e
bits

Los pro'ramas #e computa#oras usan memoria


RAM (Ran#om Access Memor)* para almacenar
pro'ramas ) #atos (bits* utili+a#os para la
computacin.

,a habi#o una 'ran me-ora en la #ensi#a# #e


almacenamiento #es#e tubos a memoria
electroma'n.ticas (/erritas* a circuitos inte'ra#os
actuales (01s: 0nte'rate# 1ircuits*.

Memoria %oltil tiene que ser realimenta#a con


electrici#a# o se pier#e to#a la in/ormacin cuan#o
se apa'a la computa#ora.
14: Asincrnicas
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Bases electrnicas para almacenamiento #e
bits

RAM %oltil mo#erna almacena bits en una #e #os


/ormas:

como car'as en con#ensa#ores (e.'. !RAM: !)namic RAM*

como esta#os en /lip /lops (e.'. SRAM: Static RAM*.

!RAM tiene que ser re/resca#a peri#icamente (e.'.


el stan#ar# 23!31 especi/ica ca#a 44ms o menos*

Memorias no %oltiles inclu)en R5M6 $lash6 #iscos


#uros6 /lopp)s6 cintas ma'n.ticas. 7ue#en o no ser
secuenciales ) t8picamente son ms caras ) ms
lentas que memorias %oltiles (e.'. !RAM*.

5tros tipos #e memoria no %oltiles sien#o


actualmente #esarrolla#os inclu)en nanotubos #e
carbn ) el e/ecto #e ma'netoresistencia #e tunnel
(9MR*.
14: Asincrnicas
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Bases electrnicas para almacenamiento #e bits
(cont*

!RAM es un tipo #e RAM que almacena ca#a bit #e #atos en un


con#ensa#or separa#o.

:a que los con#ensa#ores no i#eales tienen p.r#i#as #e


electrones (car'as* la in/ormacin e%entualmente se pier#e si
no se re/resca.

La %enta-a #e !RAM es que estructuralmente es mas simple6


solo se necesita un transistor ) con#ensa#or por bit6 esto
permite una 'ran #ensi#a#.

3-emplo: 9ransistor ;M5S (;e'ati%e-1hannel Metal-5<i#e


Semicon#uctor* usa#os para car'ar un con#ensa#or
!atos: 1=>
1ontrol Acceso: 1=>
14: Asincrnicas
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Bases electrnicas para almacenamiento #e bits
(cont*

3-emplo: !RAM #e 4<4 cel#as

7ara leer un %alor6 con RAS (Ran#om Access


Strobe ? >*

usan#o a> ) a1 se acti%an los transistores #e


una /ila ) se conectan los con#ensa#ores #e
esa /ila a las l8neas #e #eteccin (sense lines*

los ampli/ica#ores (sense ampli/iers*


#iscriminan entre un > ) un 1 ) ampli/ican las
se"ales al %alor correcto (e.'. 99L ? &@*

se usan a2 ) a para seleccionar la columna


correcta ) se conecta al output %ia el MAB

#espu.s #el ciclo #e lectura los


ampli/ica#ores recar'ar los %alores #e los
con#ensa#ores que /ueron #escar'a#os por
la lectura

7ara la escritura #e un bit se lee su /ila completa


al latch6 se mo#i/ica el bit #esea#o en el latch
usan#o !ata 0n (!.0* ) se almacena la /ila
mo#i/ica#a en los con#ensa#ores
correspon#ientes
D.I.
14: Asincrnicas
6
Bases electrnicas para almacenamiento #e bits
(cont*

SRAM es un tipo #e RAM %oltil que almacena ca#a bit #e


#atos en una con/i'uracin estable que mantiene el %alor
#el bit mientras ha)a po#er aplica#o

Asan#o un par #e in%ersores 1M5S esta con/i'uracin se


pue#e lo'rar #e la si'uiente /orma. 3sto se #enomina
almacenamiento bi-estable )a que el output en 1M5S es
estable alre#e#or #e los #os %alores @cc ) C;!
D>D
D1D
Dstore# %alueD
14: Asincrnicas
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DrememberD
Dloa#D
D#ataD
Dstore# %alueD
D>D
D1D
Dstore# %alueD
1ircuitos simples con /ee#bacE

!os in%ersores /orman una cel#a #e memoria


esttica

%an a mantener %alor mientras ten'a


ener'8a el circuito

1mo se intro#uce un nue%o %alor en la cel#aF

selecti%amente romper realimentacin

car'ar nue%o %alor en la cel#a


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3stabili#a# e inputs asincrnicos

1ircuitos sincrnicos (con relo-*

inputs6 esta#os e outputs muestrea#os o


cambian en relacin a se"al comGn (relo-*

pue#en ser master=sla%e6 acti%a#os con


cantos

1ircuitos asincrnicos

inputs6 esta#os ) outputs muestrea#os o


cambian in#epen#ientes #e se"al #e
re/erencia comGn ('litches=ha+ar#s una
preocupacion *

e.'.6 R-S latch


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3stabili#a# e inputs asincrnicos
(cont*

0nputs asincrnicos a circuitos sincrnicos

inputs pue#en cambiar en cualquier tiempo6 no %an a


satis/acer tiempos #e setup=hol#

peli'roso6 inputs sincrnicos son pre/eri#os

en 'enerar es buena prctica #e #ise"o el tener


circuitos que solamente tienen inputs sincrnicos

ha) %eces que los inputs asincrnicos no se pue#en


e%itar (e.'.6 se"al reset6 memor) Hait6 input #e
usuario*6 por eso se usa un sincroni+a#or
! I
! I
1locE
1locE
As)nc
0nput
! I
Sincroni+a#or (!>*
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0nput a !> es asincrnico
$$ no captura la se"al
se lle'a a esta#o inconsistente
o errneoJ
0n
I>
1LK
3stabili#a# e inputs asincrnicos
(cont*

Iue pue#e salir malF

input cambia mu) cerca #e un canto


#e relo- (%iolan#o restricciones #e
tiempo #e setup=hol#* esto causa que
el output #el $$ sincroni+a#or sea
in#e/ini#o
1locE
As)nc
0nput
! I
Sincroni+a#or (!>*
F
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small6 but non-+ero probabilit)
that the $$ output Hill 'et stucE
in an in-betHeen state
oscilloscope traces #emonstratin'
s)nchroni+er /ailure an# e%entual
#eca) to stea#) state
lo'ic >
lo'ic 1
lo'ic >
lo'ic 1
$alla #e sincroni+acin

5curre cuan#o el input a un $$ cambia cerca #el canto #el relo-


(tiempo #e setup ) hol# #el input no son %li#os*

el $$ pue#e entrar en un esta#o metaestable L no es ni l'ica


> ni 1

pue#e que#arse en este esta#o in#e/ini#amente (poco


probable #a#o %ariaciones termales ) asimetr8as en retar#os
#e se"ales a ni%el #e transistores #e implementacin #el $$*
14: Asincrnicas
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D D Q
Q
as)nchronous
input
s)nchroni+e#
input
s)nchronous s)stem
Clk
$alla #e sincroni+acin (cont*

7robabili#a# #e /alla pue#e ser re#uci#a6 pero nunca pue#e


ser >

7osibles me-oras:

hacer que el relo- sea mas lento: esto le #a ms tiempo al


sincroni+a#or para #ecaer a un esta#o estableM
/allas #el sincroni+a#or pue#e ser un 'ra%e problema para
sistemas #e alta %eloci#a#

usar tecnolo'8a con l'ica mas rpi#a: esto hace que la


NcumbreO sea ms #el'a#a

poner #os sincroni+a#ores en casca#a: ambos ten#r8an


que /allar para tener un esta#o metaestable
14: Asincrnicas
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! I
! I
I>
1locE
1locE
I1
As)nc
0nput
! I
! I
I>
1locE
1locE
I1
As)nc
0nput
! I
1locEe#
S)nchronous
S)stem
S)nchroni+er
$alla #e sincroni+acin (cont*

;unca tener inputs asincrnicos que ha'an


/an-out a mas #e un /lip-/lop

por #i/erencias en cablea#o ) otros retar#os po#r8an


tener %alores #i/erentes6 seria un esta#o in%li#o

ha) que sincroni+ar lo antes posible ) tratar como


se"al sincrnica
14: Asincrnicas
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14-Maquinas Secuenciales Asincrnicas
14.1 Bases electrnicas para almacenar
bits
14.2 Latch asincrnico S-R
14. !ise"o #e $$s en base a latches
14.4 Multi%ibra#or aestable
14.& Multi%ibra#or monoestable
14: Asincrnicas
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Se #enomina latch a un elemento #e almacenamiento #e


un bit

Asan#o compuertas ;5R

similar a par #e in%ersores6 pue#en /or+ar output I a >


(reset?16 set?>* o 1 (set?16 reset?>*

Asan#o compuertas ;A;!

similar a par #e in%ersores6 pue#en /or+ar output I a >


(reset?>6 set?1* o 1 (set?>6 reset?1*
R
S
I
IP
R
S
I
RP
SP
I
I
IP
SP
RP
Memoria basa#a en compuertas conecta#as
NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0
NAND
x y z
0 0 1
0 1 1
1 0 1
1 1 0
Reset
Set
14: Asincrnicas
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Reset ,ol# Set Set Reset Race
R
S
I
QI
1>>
1omportamiento temporal #e latch R-S
R
S
I
IP
S R I
> > hol#
> 1 >
1 > 1
1 1 unstable
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Latch Asincrnico S-R (Latch #e ;an#*

Las compuertas se asumen i#eales. : se


mo#ela el retar#o #e propa'acin6 me#iante
una componente e<terna.
I(t* ? q(tRSS*
In(t* ? qn(tRSR*
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

3sta#o 7resente: q6 qn

3sta#o 7ro<8mo: I6 In

Sali#a: 3sta#o 7resente

3%entos que pro#ucen cambios estn


asocia#os a los cantos #e ba-a#a #e las
se"ales #e entra#a.
Se tiene:

Q=S ' qn=S ' ' qn'


Qn=R ' q =R ' ' q '
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

Matri+ #e 9ransiciones
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

Si el pr<imo esta#o es i'ual al esta#o


presente se #ice que ese esta#o es
estable6 en caso contrario se pro#uce un
cambio #e esta#o.

3sta#os estables en 56 tres esta#os


estables.

7ara emplearlo como /lip-/lop no #eber


usarse el esta#o estable 11 (ambas
entra#as no pue#en ser >>*
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

Mo#o /un#amental #e operacin:

La entra#a pue#e cambiar solo si est en


esta#o estable.

1arrera: #os o ms %ariables #e esta#o


#eben cambiar.

1iclo: ocurrencia #e una secuencia #e


#os o ms esta#os inestables.

1arrera no cr8tica: lle'a a un mismo


esta#o estable.

Si nunca se lle'a a esta#os estables6 se


#enomina oscilacin.
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

!ia'rama #e esta#os
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

Secuencias #e inter.s

SPRRP ?1 pue#e estar en uno #e #os


esta#os estables set ) reset.

Set ? Tq?16 qn?>U

Reset ?Tq?>6 qn ? 1U
14: Asincrnicas
24
Latch Asincrnico S-R (Latch #e ;an#*

9ransicin set a reset

3sta#o inicial
V SP? 16 RP?1
V q?16 qn ?>
Se anali+a cuan#o ocurre un canto #e ba-a#a en RP
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

I6 In pasa por las secuencias 1>6 116 >1

q6 qn pasa por las secuencias 1>6 116 >16


pero con retar#o.

!espu.s #e un SR ms un SS se pro#uce
el cambio a reset.

!urante SS se pasa por el esta#o 11

3n reset un canto #e subi#a #e RP no


pro#uce cambios.

Se pro#uce cambio estan#o en set )


primer canto #e ba-a#a #e RP.
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;an#*

9ransicin reset a set

3sta#o inicial
V SP? 16 RP?1
V q?>6 qn ?1
Se anali+a cuan#o ocurre un canto #e ba-a#a en SP
14: Asincrnicas
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I(tR*
R
S
Q(t)
S R I(t* I(tR*
> > > >
> > 1 1
> 1 > >
> 1 1 >
1 > > 1
1 > 1 1
1 1 > B
1 1 1 B
hol#
reset
set
no permiti#o ecuacin caracter8stica
I(tR* ? S R RW I(t*
Anlisis #e latch S-R (Latch #e ;or*

7ara 'enerar tabla esta#os ) K-mapa: poner %alores


#e input6 #e-ar que se"ales se propa'uen ) llenar
pr<imo esta#o
R
S
I
IP
> >
1 >
B 1
B 1
I(t*
R
S
S?R?1 no es permiti#o
NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;or*

3sta#o presente al con-unto: Tq6 qnU

3sta#o pr<imo al con-unto: TI6 InU

Sali#a al esta#o presente (mquina #e


Moore*.
3n el caso #el latch #e ;or

I ? (R R qn *P ? RPqnP

In ? (S R q *P ? SPqP
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;or*

Matri+ #e transiciones.
14: Asincrnicas
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Latch Asincrnico S-R (Latch #e ;or*

!ia'rama #e 3sta#os
14: Asincrnicas
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enableP
SP
IP
I
RP
R
S
Latch S-R con enable

1ontrolar cuan#o
entra#as R ) S
importan

#e otra /orma
cualquier rui#o en R
o S mientras enable
es ba-o po#r8a
causar cambio en
%alor almacena#o
Set
Reset
SP
RP
enableP
I
IP
1>>
NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0
14: Asincrnicas
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14-Maquinas Secuenciales Asincrnicas
14.1 Bases electrnicas para almacenar
bits
14.2 Latch asincrnico S-R
14. !ise"o #e $$s en base a latches
14.4 Multi%ibra#or aestable
14.& Multi%ibra#or monoestable
14: Asincrnicas
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clocEW
RW an# SW
changing stable changing stable stable
Latch R-S con relo-

1ontrol #el latch R-S con un relo-

no se pue#e #e-ar que R ) S cambien mientras el


relo- esta acti%o (cuan#o clocEW?>*

solo se tiene la mita# #el perio#o #e relo- para que


las se"ales se propa'an

se"ales tienen que estar estables #urante la otra


mita# #el perio#o #el relo-
clocEW
SW
IW
I
RW
R
S
NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0
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clocE
R
S I
IW R
S I
IW R
S
Latches en casca#a

1onectar output #e un latch al input #e otro

1mo se controla la propa'acin #e los cambios entre


los latchesF

#eber8a mo%erse por un latch por perio#o #el relo-

el mo%imiento #e se"ales entre los latches no #ebe


ser mas rpi#o

inputs correctos6 con respecto al tiempo se #an a los


$$s

nin'Gn $$ cambia #e esta#o mas #e una %e+ por


e%ento #el relo- (canto o ni%el*
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3structura maestro-escla%o (Master-sla%e*

Se rompe el /lu-o alternan#o relo-es

usar el ni%el positi%o #el relo- para hacer que los inputs
entren al primer latch

usar el ni%el #el relo- ne'ati%o para acti%ar se'un#o latch

@er el par como una uni#a# bsica usa#o para almacenar un


bit

La se'un#a etapa %a a tener cambio #e output un corto


tiempo #espu.s que el relo- %a)a #e alto a ba-o

7or esto se consi#era como un latch master-sla%e acti%a#o


en el canto ne'ati%o (ne'ati%e e#'e-tri''ere# master-sla%e
latch*
master sta'e sla%e sta'e
7
7W
1LK
R
S I
IW R
S I
IW R
S
14: Asincrnicas
36
3structura maestro-escla%o (Master-sla%e*
(cont*

A pesar #el costo a#icional6 el latch master-sla%e acti%a#o en


el canto ne'ati%o tiene %arias %enta-as sobre un latch
acti%a#o en ni%eles
1. 1ambios #e %alores estn restrin'i#os a un latch master-sla%e )
no se pue#en propa'ar a un se'un#o latch hasta el pr<imo
perio#o #el relo-
2. :a no estamos preocupa#os que el retar#o #e la l'ica
combinacional sea ma)or que el perio#o #el relo- sino que la
l'ica entre las latches calcule nue%os %alores antes #el nue%o
canto #e ba-a#a
. 7or lo anterior 'eneralmente se pue#e incrementar la /recuencia
#el relo- en esta con/i'uracin que en una basa#a en ni%eles
14: Asincrnicas
37
Set
1s
catch
S
R
1LK
7
7W
I
IW
Reset
Master
5utputs
Sla%e
5utputs
Master-Sla%e: 7roblema #e captura #e 1

3sta con/i'uracin #e tiene un problema #e captura #e


perturbaciones

3-emplo: 3n la primer etapa #e master-sla%e latch

perturbacin >-1-> en R o S mientras relo- esta alto se


captura en etapa master

in#uce restriccin que l'ica no ten'a perturbaciones


master sta'e sla%e sta'e
7
7W
1LK
R
S I
IW R
S I
IW R
S
14: Asincrnicas
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1> compuertas
$lip-/lop !

,ace que S ) R se complementen

elimina problema #e captura #e 1

no pue#e mantener %alor pre%io


(#ebe tener un %alor nue%o en ca#a perio#o #el relo-*

%alor #e ! antes que el relo- ba-e es lo que se 'uar#a en


el $$
!
I
IW
master sta'e sla%e sta'e
7
7W
1LK
R
S I
IW R
S I
IW
FF D
D Q(k+1)
0 0
1 1
14: Asincrnicas
39
I
!
1lE?1
R
S
>
!W
>
!W
!
IW
! $$ acti%a#o en
canto ne'ati%o
4-& retar#os #e compuertas
#ebe respetar tiempos #e setup
) hol# para capturar input
correctamente
ecuacin caracter8stica
I(tR1* ? !
tiene !W cuan#o
relo- %a a ba-o
tiene ! cuan#o
relo- %a a ba-o
$$ ! Acti%a#o en cantos (%ersin 2*

Solucin mas e/iciente: solo 4 compuertas

sensible a inputs solo cerca #e los cantos #el relo- (no


mientras relo- este alto*
14: Asincrnicas
40
I
!
1lE?>
R
S
!
!W
!W
!W
!
cuan#o relo- %a #e alto a ba-o
se almacena input
cuan#o relo- es ba-o
#atos se mantienen
$$s Acti%a#os en cantos (cont*

Anlisis
I
neH !
1lE?>
R
S
!
!W
!W
!W
!
neH ! ol# !
14: Asincrnicas
41
positi%e e#'e-tri''ere# $$
ne'ati%e e#'e-tri''ere# $$
!
1LK
Ipos
IposW
Ine'
Ine'W
1>>
$$s Acti%a#os en cantos (cont*

1antos positi%os

inputs muestrea#os en canto #e subi#aM


outputs cambian #espu.s #e canto #e
subi#a

1antos ne'ati%os

inputs muestrea#os en canto #e ba-a#aM


outputs cambian #espu.s #e canto #e
ba-a#a
14: Asincrnicas
42
$lip-/lop 2K

2 es un set6 K es reset6 ambos in#ican complemento #el


esta#o actual

3cuacin caracter8stica: I(tR1* ? 2(t* IW(t* R KW(t* I(t*

0mplementacin #e un $$ ! usan#o un $$ 2K
1LK
2
K
I
FF JK
J K Q(k+1)
0 0 Q(k)
0 1 0
1 0 1
1 1 Q(k)
1LK
2
K
I
IW
!
14: Asincrnicas
43
$lip-/lop 9

9 es un to''le (un tipo #e interruptor #e presin*6 se oprime


una %e+ ) que#a en un esta#o6 se %uel%e a oprimir ) cambia
#e esta#o

0mplementacin #e $$ 9 usan#o un $$ 2K
1LK
9 I
1LK
2
K
I
IW
9
FF T
T Q(k+1)
0 Q(k)
1 Q(k)
14: Asincrnicas
44
Latch 9ransparente

An latch transparente pue#e %erse como un mu<


realimenta#o
1LK
! I
C
1
I
!
FF D
D Q(k+1)
0 0
1 1
>
14: Asincrnicas
45
Latch 9ransparente (cont*

Ana implementacin me#iante compuertas es la si'uiente

1uan#o C esta alto6 I si'ue a !. 3n caso contrario I


permanece estable. Se #enomina un latch ! esttico )a que
mantiene I mientras C este inacti%o.

Si ! esta alto al ocurrir un canto #e ba-a#a en C6 se pro#uce


una perturbacin (/also cero* en I. 3sto #ebi#o a que R ) S
conmutan en tiempos #i/erentes. 3sta perturbacin 'enera
oscilaciones.

5tro problema es si el ancho #el pulso C es #emasia#o


an'osto causa que el latch no alcan+a a setearse.

5tra #i/iculta# es si ! cambia casi al mismo tiempo que el


latch se acti%a con el canto #e ba-a#a C. 3n este caso no
pue#e #eterminarse cual ser el %alor se captura en el latch.
!
C
S
R
I
7
Si C ) ! estn un tiempo
su/iciente en 1 se lle'a
al esta#o estable
7IRS?>1>1
14: Asincrnicas
46
Latch 9ransparente (cont*

7or estas ra+ones6 el #ise"o #e #ispositi%os secuenciales


#ebe 'aranti+ar que las entra#as sean %ali#as ) estables
#urante los perio#os en que estas pue#en in/luir sobre el
cambio #e esta#o.

C #ebe permanecer acti%a por el tiempo que sea su/iciente


para que el latch pue#a capturar el #ato. 3sto requiere un
m8nimo ancho para el pulso C.

3l tiempo #e set-up #ebe 'aranti+ar que el %alor #e ! se


ha)a propa'a#o a tra%.s #el la+o #e realimentacin antes
que se acti%e el latch.

3l tiempo #e hol# #ebe 'aranti+ar que el latch este cerra#o )


I estable antes #e permitir los cambios en la entra#a !.

Latches transparentes tambi.n se pue#en con/i'urar en


/orma maestro-escla%o (acti%a#os por cantos #e subi#a )
ba-a#a*
!
C
S
R
I
7
14: Asincrnicas
47
14-Maquinas Secuenciales Asincrnicas
14.1 Bases electrnicas para almacenar
bits
14.2 Latch asincrnico S-R
14. !ise"o #e $$s en base a latches
14.4 Multi%ibra#or aestable
14.& Multi%ibra#or monoestable
14: Asincrnicas
48
Multi%ibra#or Aestable (oscila#or
continuo*

3ste circuito es un oscila#or elemental (para oscilar se le asi'na 0nit


? 1*

<6 )6 + son las %ariables #e esta#o6 se tiene que:

B ? (+ 0nit*W : ? <W X ? )W

La matri+ #e transiciones in#ica que solo el esta#o 1>1 es estable


)a que con 0nit ? > e%entualmente se lle'a ) se que#a en el esta#o
1>16

Si se tiene un ciclo #e oscilacin #e ,i'h a LoH (,L* ) #e LoH a ,i'h


(L,* para ca#a compuerta se obtiene un circuito oscila#or con el
perio#o:
9 ? (9
,L
R 9
L,
*

Los $$s se clasi/ican como multi%ibra#ores bi-estables




Init
xyz 0 1
000 111 111
001 111 011
010 110 110
011 110 010
100 101 101
101 101 001
110 100 100
111 100 000
0nit
B X :
<
+
)
14: Asincrnicas
49
14-Maquinas Secuenciales Asincrnicas
14.1 Bases electrnicas para almacenar
bits
14.2 Latch asincrnico S-R
14. !ise"o #e $$s en base a latches
14.4 Multi%ibra#or aestable
14.& Multi%ibra#or monoestable
14: Asincrnicas
50
Multi%ibra#or Monoestable

3l si'uiente circuito permite 'enerar un pulso #e ancho


pro'ramable

Se emplea para 'enerar tempori+a#ores que 'eneran e%entos


#espu.s #e un tiempo #a#o

Se suele usar una re# R1 #espu.s #el in%ersor para 'enerar el


retar#o (no esta en #ia'rama*

1on el canto #e subi#a en R (1* se inicia el multi%ibra#or6


#espu.s #el canto #e ba-a#a en I ha) un retar#o hasta que S
sube (2*

3l tiempo que 'enera el multi%ibra#or es la se"al IW (entre )


4*.

Se #ebe reiniciar la se"al R a cero para reiniciar #isparo #el


circuito tiene un esta#o estable (#ispara una %e+ o one shot*
R
S
IW
I
Dispara