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UNIVERSIDAD NACIONAL DE SAN AGUSTN

FACULTAD DE INGENIERAS DE PRODUCCIN Y SERVICIOS


ESCUELA PROFESIONAL DE INGENIERIA ELECTRNICA
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Jefe de Prcticas:
Electrnica Digital - Prctica Ing. Juan Carlos Cuadros
Tema: Trabajo de Programacin VHDL
Cdigo: 0403125
Semestre: V
Apellidos y Nombres (1):___________________________________________________
Apellidos y Nombres (2):___________________________________________________
Grupo: 1 2 3 4
Trab. N
01
FECHA: 17/DIC/2012



I. INDICACIONES
a) Los problemas sern solucionados y presentados por un grupo de dos alumnos como mximo.
b) Desarrolle un informe (documento Word, emplear est plantilla) con la solucin analtica detallada de los
problemas, los esquemas y algoritmos necesarios, la codificacin en VHDL solicitada y las pruebas de simulacin y
verificacin de resultados correspondientes.
c) Genere en el ISE Xilinx para cada problema un proyecto denominados Proyecto_1, Proyecto_2 y Proyecto_3
respectivamente. En la codificacin VHDL ponga al inicio a manera de comentario a los dos integrantes del grupo y
sus cdigos correspondientes. Tambin es recomendable que comenten su cdigo solucin.
d) Genere un archivo comprimido (puede ser de formato .rar o .zip) que contenga al archivo del informe y las carpetas
de los proyectos.
e) Entregar el trabajo va correo electrnico (enviar a jc.cuadros@cip.org.pe) consignando en el asunto el siguiente
rotulo [ED-TP1]. El plazo de entrega mximo es: 19 de diciembre de 2012 hasta las 15:00 horas. No se revisarn
trabajos que sean enviados despus del plazo mximo.
f) Cualquier duda o consulta acerca del trabajo hacerla a travs del email jc.cuadros@cip.org.pe consignando en el
asunto [Consulta ED-TP1] y firmando con sus nombres y apellidos y cdigo despus de su mensaje.


II. MATERIAL Y EQUIPO
a) PC o Notebook con S.O. Windows XP y Software XILINX 9.2i


III. PROBLEMAS
1) Realice la descripcin algortmica en VHDL de un biestable D cerrojo. Luego emplee esta entidad en el control de un
motor elctrico por medio de un botn. El motor pasa de encendido a apagado y viceversa cada vez que se pulsa el
botn. Emplee una descripcin estructural para implementar el sistema encendido del motor. Se pide:
a) Anlisis y Algoritmo de solucin para el biestable D.
b) Codificacin en VHDL del algoritmo del biestable D.
c) Esquema solucin para el encendido/apagado del motor.
d) Algoritmo o propuesta de solucin para el control de encendido/apagado.
e) Codificacin en VHDL del tem d).
f) Pruebas de simulacin y verificacin de funcionamiento del sistema digital propuesto.


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2) Implemente en cdigo VHDL descripcin estructural un multiplexor de 8 a 1. Utilice la entidad mux2a1 para implementar
el multiplexor requerido. Detalle su procedimiento y considere en su solucin lo siguiente:
a) Anlisis y Algoritmo de solucin para el multiplexor 8 a 1.


ANALISIS
Un multiplexor 8 a 1 es un dispositivo con:
Puertos : a,b,c,d,e,f,g,h,s0,s1,s2,x .En el cual :
a,b,c,d,e,f,g,h son entradas de datos en binario
s0,s1,s2 son entradas de seleccin en binario es decir del desde

hasta


x es la salida



En cual ingresando la seleccin de tres bits desde 0 hasta 7(bin) tendremos una copia del valor entrada seleccionado es
decir :


s2 s1 s0
0 0 0 x=a
0 0 1 x=b
0 1 0 x=c
0 1 1 x=d
1 0 0 x=e
1 0 1 x=f
1 1 0 x=g
1 1 1 x=h












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ALGORITMO
A continuacin implementamos el algoritmo de solucin:
Algoritmo MUX 8 a 1:

1. ENTRADAS (a,b,c,d,e,f,g,h,s0,s1,s2)
2. SI (s2=0) entonces
Si (s1=0) entonces
Si (s0=0) entonces
X=a
Sino x=b
Fin si
Sino
Si (s0=0) entonces
X=c
Sino x=d
Fin si

Sino Si (s1=0) entonces
Si (s0=0) entonces
X=e
Sino x=f
Fin si
Sino
Si (s0=0) entonces
X=g
Sino x=h
Fin si
Fin si
3. Fin
ALGORITMO MULTIPLEXOR 8A1 USANDO MUX2 A1 :
1. El valor de entrada s2 selecciona el mux U7 de la figura inferior ,seleccionara entre x=z1 o x=z2
2. El valor de la entrada s1 selecciona para s2 =0 entre las entradas y1 o y2 y para s2=1 seleccionara entre
las entradas y3 o y4
3. El valor s0 seleccionara entre las entradas a o b ,c o d , e o f, g o h para las salidas y1, y2, y3 , y4
respectivamente.



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b) Esquema del multiplexor 8 a 1 en base al mux2a1.


c) Codificacin en VHDL del algoritmo del multiplexor 8 a 1.
LA CODIFICACION ESTA EN EL ARCHIVO ADJUNTO.


d) Pruebas de simulacin y verificacin de funcionamiento del sistema digital propuesto.
LA SIMULACION ESTA EN EL ARCHIVO ADJUNTO.








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3) Realice en cdigo VHDL la descripcin comportamental flujo de datos para un codificador de prioridad 4 a 2. Se pide:
a) Anlisis del problema.
I3 I2 I1 I0 A1 A0
1 X X X 1 1
0 1 X X 1 0
0 0 1 X 0 1
0 0 0 1 0 0
0 0 0 0 0 0

A continuacin aplicamos mapas de karnaught para realizar la sintetizacion de las funciones combinacionales para
A1 y A2 con entradas I3,I2,I1,I0:

PARA A1:

A1(I3,I2,I1,I0)= I3+I2





PARA A0:

A0(I3,I2,I1,I0)= I3+ /I2.I1




b) Codificacin en VHDL del sistema digital requerido.
LA CODIFICACION ESTA EN EL ARCHIVO ADJUNTO.
c) Pruebas de simulacin y verificacin de funcionamiento del sistema digital propuesto.
LA SIMULACION ESTA EN EL ARCHIVO ADJUNTO.



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IV. CONCLUSIONES, OBSERVACIONES Y RECOMENDACIONES

a) Emita al menos cinco conclusiones en torno al trabajo realizado.

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