INFORME LABORATORIO

PARIDAD PAR E IMPAR

Alumno: Patricio Hernndez Pavez
Docente: Vctor Flores Veliz






Contenido
Introduccin ........................................................................................................................................ 3
La prdida de informacin .................................................................................................................. 4
Comprobacin de Datos por Mtodo de Paridad ............................................................................... 5
Mtodo paridad Par ........................................................................................................................ 5
Mtodo de paridad Impar ............................................................................................................... 5
Circuito Lgico ..................................................................................................................................... 6
Tabla de Verdad .............................................................................................................................. 6
Generador / Comprobador ................................................................................................................. 8
Generador Paridad Par .................................................................................................................... 8
Comprobador Paridad Par ............................................................................................................... 8
Simulacin en Proteus ..................................................................................................................... 9
Conclusin ......................................................................................................................................... 11
Bibliografa ........................................................................................................................................ 12








Introduccio n
Mediante el siguiente estudio de laboratorio, analizaremos los sistemas de
chequeo de datos, mediante tcnicas de paridad par e impar, entender sus
tablas de verdad, y como implementarlos.




















La p rdida d informacio n
En la implementacin de sistemas digitales, se hace necesario el envi de datos, de un
lado al otro dentro del mismo circuito, como tambin a distancia. Idealmente en un
circuito simulado, no existe la perdida de informacin ya que esta se da, cuando el envo
de seales o pulsos se ve afectada mayoritariamente por ruido electromagntico, dando
la posibilidad de que una seal se vea afectada y por tanto el receptor recibira un dato
errneo.
Fig.1 (seal de pulsos normal)
Cuando la seal se ve afectada por ruido (Fig.2), existe la posibilidad de que el ruido llegue
a un nivel extremo, donde la seal que corresponda a un cero (0), se transforme a 1, o
debido al ruido, un cero, no se interprete como tal, o simplemente el dato no se presente,
lo que significara que el receptor, recibira un paquete errneo de informacin, sin
saberlo.
Fig.2 (Seal de Pulsos con ruido).




Comprobacio n d Datos por M todo d Paridad

Para que el receptor, sea capaz de detectar errores en el envo de los datos, se crea un
sencillo mtodo que consiste en asignar un bit de paridad, a la cadena enviada para poder
comprobar si los datos recibidos son correctos, para que esto funcione, emisor y receptor
deben estar de acuerdo en que mtodo van a utilizar para comprobar los datos.
Mtodo paridad Par
En el mtodo de paridad par, se cuentan la cantidad de 1s presentes en grupo de bits, si el
nmero de 1s es par se asigna un 0 en el bit de paridad, si la cantidad de 1s es impar, se
asigna un 1 como bit de paridad, dejando el grupo de bits, en un numero de 1s par, por
ejemplo: Si queremos enviar el cdigo 1001000, el bit de paridad que corresponde es 0, ya
que el cdigo presenta un numero par de 1s, por el contrario, si el cdigo fuese 0100110,
el mtodo incluira en el bit de paridad un 1, para dejar el cdigo con un numero de 1s
par.
Mtodo de paridad Impar
Al inverso que el mtodo par, el impar asigna un bit de paridad a un cdigo cuyo nmero
de 1s sea par y un 0 a cuyo cdigo presente un nmero de 1s impar.
Como podemos apreciar, en el mtodo par el objetivo es que el cdigo final sea par de
acuerdo a la cantidad de 1s y el impar lo contrario.











Circuito Lo gico
Para poder realizar un circuito que asigne y compruebe el mtodo seleccionado por
emisor y receptor, es necesario construir la tabla de verdad de acuerdo a la cantidad de
bits que necesitemos enviar, tomaremos para ello, un cdigo de 4 bits.
Tabla de Verdad
A B C D Paridad Par Paridad Impar
0 0 0 0 0 1
0 0 0 1 1 0
0 0 1 0 1 0
0 0 1 1 0 1
0 1 0 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1
0 1 1 1 1 0
1 0 0 0 1 0
1 0 0 1 0 1
1 0 1 0 0 1
1 0 1 1 1 0
1 1 0 0 0 1
1 1 0 1 1 0
1 1 1 0 1 0
1 1 1 1 0 1

Podemos anticipar, con solo observar la tabla de verdad, que la salida generada con la
paridad impar, es el estado anterior negado, de la paridad par.
Para poder obtener las ecuaciones correspondientes y generar el circuito, deberemos
hacer uso de los mapas de Karnaugh








Mapa de Karnaugh Paridad PAR
.







Se aprecia claramente, que la disposicin para las ecuaciones que entrega Karnaugh,
corresponden a compuertas XOR.

Mapa de Karnaugh Paridad IMPAR














Como se pudo apreciar previamente en la tabla de verdad, el bit de paridad utilizando la
paridad impar, corresponda al estado anterior negado de la paridad par, esto lo podemos
comprobar al simplificar el mapa de Karnaugh, para paridad impar, lo que arroja
inmediatamente compuertas XOR Negadas.
Generador / Comprobador

Con las ecuaciones obtenidos estamos ya posibilitados para construir el circuito que
permitir aadir el bit de paridad, se abarcaran en este informe, ambos circuitos.
Generador Paridad Par
A
B
C
D



Comprobador Paridad Par
BP>
A>
B>
C>
D>


Cada compuerta XOR, se encarga
de comprobar la paridad Impar de
2 Bits, la mezcla de estas permiten
generar, el bit de paridad par que
se enva junto a los datos.
Bit de Paridad
+
Informacin (4 Bits)


1 = Error
0 = Sin error.



No es de extraarse que ambos circuitos empleen compuertas XOR, considerando que,
cada compuerta XOR, opera de manera que produce una salida 1 si un nmero impar de
sus entradas son 1 y 0 si ambas entradas son 1.
Para producir un generador/comprobado IMPAR, y como qued demostrado a travs de
la tabla de verdad y mapas de Karnaugh, basta solo con negar la salida obtenida en el
generador/comprobador PAR para que este invierta su funcionamiento, lo que fue
comprobado a travs de simulacin realizada en software de diseo PROTEUS.
Simulacin en Proteus









El funcionamiento del circuito en el simulador es como de esperar muy sencillo, este se
diseo tanto para comprender el funcionamiento del generador de bit de paridad (PAR e
IMPAR), como para simular un error en el receptor.
Ejemplo
Queremos enviar el cdigo 0000, como el 0 es un numero par, segn la teora de paridad
del cero, el generador de bit par, asigna un 0 en el bit correspondiente, no as el de
paridad impar, que asigna un 1, segn lo explicado anteriormente. Como se aprecia en la
imagen, el comprobador (receptor) recibe el nmero 0000, sin errores, ya sus bits de
paridad indicaron lo correcto.














En la segunda imagen, deliberadamente, generamos un error en el receptor, donde el
primer 0 y supuestamente por ruido, se transform en un 1 lgico. Como es de esperar,
ambos circuitos de comprobacin arrojan error, ya que, en el caso de paridad par, el
conjunto de bits recibidos indican que, el paquete de datos contiene un 0 como bit de
paridad, sin embargo, los datos recibidos, no son consistentes ya que contienen solo un 1,
por lo tanto el error se refleja en la salida del comprobador.
El mismo caso para el comprobador impar, se genera un error en el primer bit del dato, y
como el paquete de datos enviado corresponde a un 1 de paridad impar y el dato contiene
un 1, cuando no debera tenerlo, avisa a travs de su salida que existe un error.










Conclusio n

Uno podra pensar en que este sistema es infalible, pero presenta desventajas que hacen
necesario, utilizar otro tipo de comprobacin de datos, ya que este sistema solo detecta el
error, siempre y cuando sea solo un bit el que falle, y tampoco puede reparar el error, sino
que solo se limita a pedir nuevamente el ltimo paquete que fallo.
Existen tcnicas ms avanzadas que pueden incluso asegurar la integridad del paquete
enviado, siendo estas las ms habitualmente utilizadas, como los checksum, que
funcionan realizando comprobaciones de valor hash al inicio y final del envo, tipos como
ADLER 32, CRC, Fletcher entre otros.
El siguiente estudio permiti comprender la naturaleza bsica en como la perdida de
informacin puede ser tratada y mejorada a travs de varios mtodos disponibles.
















Bibliografa
-PEARSON EDUCACION. 2007. Sistemas Digitales, Principios y Aplicaciones. Mxico. 939P.
-PARIDAD DEL CERO. Wikipedia. http://es.wikipedia.org/wiki/Paridad_del_cero