Sistemas Digitales Af

SISTEMAS DIGITALES - ING ALDRIN FLORES
1
SISTEMAS DIGITALES

1.- INTRODUCCION

Sistemas Analgicos y Sistemas Digitales

Sistemas Digitales.- Es un sistema en el cual las cantidades fsicas asumen nicamente
valores discretos.

Sistemas Analgicos.- Sistema aquel en el cual las seales o cantidades fsicas pueden
asumir valores continuos en un rango especificado

Transformacin de Analgica a digital:


2
Ventajas y Desventajas de los Sistemas Digitales.-

Ventajas:
- Mayor precisin
- Mayor confiabilidad
- Menos sensibles al ruido
- Diversos niveles de complejidad de los circuitos
- Mayor posibilidad de procesamiento

Desventajas:
- La naturaleza analgica

Aplicaciones sistemas digitales
Computacin, procesamiento de datos, sistemas de control, comunicaciones e
instrumentacin.

Proceso de Diseos de Sistemas Digitales

1. Especificacin.- Se definen las caractersticas del sistema en funcin de su aplicacin.
2. Diseo Funcional.-Divisin del sistema completo en submdulos y especificacin de
las caractersticas de cada submdulo.
3. Diseo Lgico.- Intercomunicacin de bloques lgicos bsicos tales como resistencias
transistores, compuertas, etc.
4. Diseo Circuital (Elctrico).- Interconexin de componentes bsicos tales como
resistencias, transistores, compuertas.
5. Diseo Fsico.- Definicin de los patrones geomtricos que conforman los
componentes bsicos.

2.- LGEBRA DE BOOLE
Axiomas
1. Se dispone de un conjunto tal de elementos k={0,1}
2. Una relacin de equivalencia vlida para los elementos de K =
3. Se define la operacin binaria suma +

+ 0 1
0 0 1
1 1 1

4. Se define la operacin binaria producto
.
.

5. Se define la negacin 1 = 0 y 0 = 1

.
0 1
0 0 0
1 0 1

3
Postulados
I. k es cerrado con respecto a la suma y producto.
II. Existencia de 1 y del 0
a) x + 0 = x
b) x.1 = x

III. Ley Conmutativa
a) x + y = y + x
b) xy = yx
IV. Ley Asociativa
a) x +(y + z) = (x + y)+z
b) x(y.z)= (x.y)z
V. Ley Distributiva
a) x + (y.z) = (x + y)(x + z)
b) x(y + z)= (x.y) + (x.z)
VI. Complemento
a) x + x = 1
b) x . x = 0

Definiciones.-

1. Dos expresiones son equivalentes si la una puede reemplazarse con la otra
2. Expresin Dual
[f(X
1,
X
2,
X
3,
..
,
X
n
,0,1,2,)]
D
= f(X
1,
X
2,
X
3,
..
,
X
n)
Una expresin es vlida si la expresin dual es valida.

Teorema del lgebra de Boole
Nos sirven para convertir funciones booleanas de un formato a otro y para minimizarlas;
con la ayuda de los postulados: conmutativo, identidad, distributivo, inverso, se deducen
los siguientes teoremas:

1. Idempotencia
a) x + x = x
b) x . x = x
2. Propiedades del cero y del uno
a) x + 1 = 1
b) x + 0 = x
c) x . 1 = 1
d) x . 0 = 0
3. Absorcin 1
a) x +xy = x
b) x (x + y) = x
4. Absorcin 2
a) x + xy = x + y
b) x (x+ y) = x.y

5. Involucin
a) (x) = x


4
6. Leyes de Morgan
a) (x + y) = x.y
b) (x . y) = x + y
f(x,y,1,0,
.
,+) = f(x,y,0,1,+,
.
)
7. Teorema del Consenso
a) xy + xz + yz = xy + xz
b) (x + y)(x+ z)(y + z) = (x + y)(x+ z)

Ejercicios:
Simplificar:
i. ABC + ABC + A= AC (B + B) +A Distributiva.
= AC +A Complemento
= A + C Absorcin 2

ii. (RST) + (R + S + T) = R +S + T +RST Leyes De Morgan
= R + S + T (1 + RS) Distributiva.
= R +S + T Propiedad del 1
= (R +S + T ) Involucin
= (RST) Leyes de Morgan

iii. (C + D) +ACD +ABC +ABCD + ACD
= CD + CD(A+ A) +ABC + ABCD Leyes de Morgan, Distributiva
= CD + CD + B(AC + ACD) Complemento
= D(C + C) + B(AC +ACD) Distributiva
= D + B(AC + ACD) Complemento

iv. xy + xz + yz = xy + xz . Demostrar
xy + xz + yz(1) = xy + xz + yz(x + x) Por definicin de Complemento
= xy + xz + yzx +yzx Propiedad Distributiva
= xy (1 + z) + xz(1 + y) Recolectiva
= xy (1) + xz(1) Propiedad del 1(+)
= xy + xz Propiedad del 1 (
.
)

v. wx + xy + xz + wyz + wz
= wx + xy + xz + wz(y + 1) Recolectiva
= wx + xy + xz + wz Propiedad del 1
= xw + wz +xz + xy Conmutativa
= xw + xz + xy T. Consenso

vi. Demostrar : x +xy = x + y
x(1) +xy = x(1 + y) + xy Propiedad del 1(+)
= x + xy + xy Distributiva
= x + y(x+ x) Recolectiva
= x + y (1) Complemento
= x + y Propiedad del 1 (
.
)


5
3.- LGICA DE CONMUTADORES

Sea F = A + BC + D

4.- COMPUERTAS LGICAS

Circuitos Lgicos.- Es la realizacin fsica de una funcin booleana y son dispositivos que
nos permiten plasmar una especificacin lgica.

Compuertas Bsicas

AND .

OR +

NOT INVERSOR
x x
0 1
1 0

x y x .y
0 0 0
0 1 0
1 0 0
1 1 1
x y x+y
0 0 0
0 1 1
1 0 1
1 1 1

6
Otras compuertas:

NAND

NOR

XOR

NXOR

Relacin de Inversin

Expresin Boleana

Se forma por la aplicacin de las operaciones lgicas (bsicas ) a una o mas variables o
constantes.

a) f(a,b,c) =ab+c
b) g=[x (y+z)] + xw +0

Representacin:

x y x .y
0 0 1
0 1 1
1 0 1
1 1 0
x y x+y
0 0 1
0 1 0
1 0 0
1 1 0
x y xy
0 0 1
0 1 0
1 0 0
1 1 1
x y (xy)
0 0 0
0 1 1
1 0 1
1 1 0
(xy) = xy +xy
x y = xy+xy

7

Hallar el valor de g para x = y =1,w = 0, z =1

g =[x (y + z)] + xw +0
=[1(1+1)] + (1.0) +0
=[0] + 0 + 0
= 1

5.- TABLAS DE VERDAD

Especifica los valores de una expresin boleana para todas las posibles combinaciones de
valores de las variables de la expresin. Ejemplos:

1) F =A+ B 2) F = AB + C

A B F
0 0 1
0 1 1
1 0 0
1 1 1

Ejercicio:
Demostrar la ley asociativa utilizando tablas
a) x+(y+z)=(x+y)+z

x y Z y+z x+y x+(y+z) (x+y)+z
0 0 0 0 0 0 0
0 0 1 1 0 1 1
0 1 0 1 1 1 1
0 1 1 1 1 1 1
1 0 0 0 1 1 1
1 0 1 1 1 1 1
1 1 0 1 1 1 1
1 1 1 1 1 1 1

b) x(y.z) = (x .y)z

x Y z y.z x.y (x.y)z (x.y)z
0 0 1 0 0 0 0
0 0 0 0 0 0 0
0 1 1 0 0 0 0
0 1 0 1 0 0 0
1 0 1 0 0 0 0
1 0 0 0 0 0 0
1 1 1 0 1 0 0
1 1 0 1 1 1 1

A B C AB C F
0 0 0 0 1 1
0 0 1 0 0 0
0 1 0 0 1 1
0 1 1 0 0 0
1 0 0 1 1 1
1 0 1 1 0 1
1 1 0 0 1 1
1 1 1 0 0 0

8
Demostracin de la ley asociativa
x + (yz) = (x + y)(x + z)
(x + y)(x + z) = (x + y)x + (x + y)z Por propiedad distributiva
= x + yz + xz + yz Idempotencia
= x + xz + yz Absorcin
= x + (yz) Absorcin

Demostracin del teorema del consenso
xy + xz +yz = xy + xz
xy + xz +yz = xy + xz + yz(1) Propiedad 1
= xy + xz + yz(x + x) Complemento
= xy + xz + xyz +xyz Distributiva
= xy + xz Absorcin

6. FORMAS DE EXPRESAR UNA FUNCIN BOOLEANA

Suma de Productos

Ejemplo : AB+ CDE + ACE
ABC+ DEFGH+H
A + B+ C + DE

No es suma de productos AB+ CD(E + A)+ACE

Producto de Sumas

Ejemplo: (A+B)(C+D+E)(A+C+E)
A(C + D+ E)(A + C)
No es producto de sumas
A(A+C)(BE)
ABC(D + E)

7.- DESCRIPCIN VERBAL DEL COMPORTAMIENTO DE REDES

Traducir una descripcin verbal a expresin booleana expresin verdadera V o falsa F

Ejercicio:
Disear una alarma que opere de la siguiente forma la alarma sonar si el switch de
activado esta encendido y la puerta no esta cerrada o si es pasadas las 18:00h y la ventana
no esta cerrada (expresin verbal).

Procedimiento:
1. Dividir la descripcin verbal en frases.
2. Dar una variable booleana a cada una de las frases.

- La alarma suene F.
- El switch activado x
- La puerta no esta cerrada y

9
- Son pasadas las 18:00h z
- La ventana no esta cerrada w
X: switch activado
Y: Puerta cerrada
W: Ventana cerrada
Z: Pasada las 18:00
F: Alarma activada, F = xy + zy

8.- DISEO DE CIRCUITOS COMBINACIONALES USANDO TABLAS DE
VERDAD

Sistema Binario

1. En un sistema de alarmas se tiene tres censores. Disear un circuito lgico que permita
saber cuando slo uno de los censores se active.
F = ABC + ABC + ABC
F = ABC + C(AB +AB)
F = ABC + C(A B )
F = (A + B)C+ C(A B )

A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 0

10
2. Para el siguiente circuito lgico dado en la figura, implementar su equivalente
utilizando compuertas

F = A + (A + C)C
F = A + AC + C C
F = (A + AC)+ C

F = A + C

3. Se tiene un nmero binario de tres dgitos N = b
2
b
1
b
0
. Disear un circuito tal que la
salida F =1 si N 011 (3 decimal) caso contrario F = 0 si N<011

Traducir la expresin anterior a expresin boleana
Podemos tomar los 1

F= b
2
b
1
b
0
+ b
2
b
1
b
0
+ b
2
b
1
b
0
+ b
2
b
1
b
0
Por xy + xy = x(y+y) = x(1) =x
F= b
2
b
1
b
0
+ b
2
b
1
+ b
2
b
1
F= b
1
b
0
+ b
2
Absorcin 2
Grfico con compuertas o diseo lgico:

Podemos tomar los ceros
F = (b
2
+ b
1
+

b
0
) (b
2
+ b
1
+

b
0
) (b
2
+ b
1

+

b
0
)
F = (b
2
+ b
1
) (b
2
+ b
1
+

b
0
) Por (x + y)(x + y), con x = b
2
+ b
1
, y = b
0
, y = b
0

F = b
2
+ b
1
( b
1
+ b
0
) Distributiva

F = b
2
+ b
1
b
0
Distributiva

Expresin booleana.- Se forma por la aplicacin de las operaciones lgicas bsicas a una
o mas variables o constantes. Ej: F(a,b,c) = ab + ac.
Para la evaluacin de expresiones booleanas seguimos el siguiente proceso, Ejemplo:
Hallar el valor de g para x = y = 1, w = 0, z = 1, si g = [x + (y + z)]+ xw +0
Evaluamos: g = [1+(1+1)] +(1)(0)+0 = [1(1)]+0 = [1+0]+0 = (1)+0 = 0+0 = 0

b
2
b
1
b
0
F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1

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Ejercicios:
K={1.0} +,
.
, not
+
.
0 = 1 1 = 0

Reducir la siguiente expresin booleana.

1. ABC+ABC+ABC+ABC

AB(C+C)+AB(C+C)+ABC Ley distributiva y Asociativa
AB+AB+ABC Propiedad complementaria y Prop. 1
AB+B(A+AC) Distributiva
AB+B(A+C) Absorcin II

Circuito Lgico

Evaluar A=1 B=1 C=0
11+1(1+0)
00+1(1)=1

2. Z = AC(ABD)+ABCD+ABC
= AC(A+B+D)+ABCD+ABC Leyes De Morgan
= AC(A+B+D)+ABCD+ABC Involucin y complemento
= ACA+ABC+ABCD+ABCD+ABC Distributiva
= BC(A+A)+AD(C+BC) Distributiva
= BC+AD(C+B) Absorcin II
Circuito Lgico:

3.

F = (A+B) BC
= (AB) BC
= (AB) BC
= ABC

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9.- EXPANSIN DE UNA FUNCIN BOOLEANA EN SUS FORMAS CANNICAS

Mintrmino.- Un mintrmino de n variables es un producto de n-literales en el cual cada
variable aparece una sola vez, complementado o no. Se obtiene directamente de la tabla de
verdad. (Suma de productos, que producen 1 en la funcin).Producto Estndar , m
0

numero decimal del binario correspondiente. Veamos la definicin con un ejemplo:

f(a, b, c) = adc + abc + abc + abc

f(a, b, c) = m
2
+ m
4
+ m
5
+ m
7

f(a, b, c) =m (2, 4,5, 7)

Maxtrmino.-Un maxtrmino de n variables es la suma n literales. En las que todas las
variables aparece una sola vez. Se basan en el principio de dualidad. Consisten en las
sumas que producen 0 en la funcin, es decir toma los ceros en la tabla y toma en cuanta
que cero es una variable no prima y prima si es 1. Suma Estndar M
0
.
Aplicando la definicin en el anterior ejemplo tenemos:
f(a, b, c) = (a + b + c)(a + b + c)(a + b + c) (a+ b + c)
f(a, b, c) = M
0
. M
1
. M
3
. M
6
f(a, b, c) = H M (0, 1, 3, 6)
La expresin de mintrminos me da un circuito de 2 niveles: AND OR, y la expresin de
maxtrminos un circuito de 2 niveles: OR AND.

En forma general:
=
=
7
0
c) b, F(a,
i
i i
m a
Mintrminos

funcin la en presente est no m a
funcin la en presente est m a si
i
i
=
=
0
1 :
1
1

i i
M a M a M a M a + [ = + + + =
=
7
0 1
7 7 1 1 0 0
) ).....( )( ( c) b, F(a, Maxtrminos

funcin la en presente est M a
funcin la en ausente est M a si
i
i
=
=
0
1 :
1
1

As:

= =
= |
.
|
\
|
=
|
|
.
|
\
|
+
=
[
=
7
0
7
0
' ' '
7
0 1
c) b, (a, F'
'
i
i i
i
i i
m a M a i
M
i
a
En F encuentran los
mintrminos ausentes en F.
Para expresar una funcin en compuertas NOR niego dos veces el [ de maxtrminos y
para expresarlos en trminos de compuertas NAND niego dos veces la E de mintrminos.
a b c F
M
0
m
0
0 0 0 0
M
1
m
1
0 0 1 0
M
2
m
2
0 1 0 1
M
3
m
3
0 1 1 0
M
4
m
4
1 0 0 1
M
5
m
5
1 0 1 1
M
6
m
6
1 1 0 0
M
7
m
7
1 1 1 1
mintrmino
maxtrmino

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Ejemplo:
1. Sea f una funcin boleana de tres variables hallar el circuito lgico para f, si f = 1
cuando la entrada de sus variables equivale a un nmero binario impar.

Si tomamos los unos de la tabla para encontrar la funcin tenemos:
F = b
2
b
1
b
0
+ b
2
b
1
b
0
+ b
2
b
1
b
0
+ b
2
b
1
b
0

F = b
2
b
0
(b
1
+ b
1
) + b
2
b
0
(b
1
+ b
1
)

F = b
2
b
0
+ b
2
b
0
F = b
0
(b
2
+ b
2
)
F = b
0
Este resultado tambin lo podemos obtener comparando las
columnas b
0
y F.

2. Sea f(a, b, c, d) = m (0,2,3,5,9,11)
a) Hallar f, y simplificar si e posible.
b) Hallar f, como una expansin de maxtrminos (Expresin Booleana)
F(a,b,c,d) = (0,2,3,5,9,11) = m
0
+m
2
+m
3
+m
5
+m
9
+m
11

a) F = m (1,4,6,7,8,10,12,13,14,15)
F = b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+
b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0

b) F = b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0
+ b
3
b
2
b
1
b
0

+ b
3
b
2
b
1
b
0
F = b
3
b
2
b
0
(b
1
+ b
1
) + b
2
(b
3
b
1
b
0
+ b
3
b
1
b
0
) + b
0
(b
3
b
2
b
1

+
b
3
b
2
b
1
)
F = b
3
b
2
b
0
+ b
2
+ b
0

F = b
0
+ b
3
b
2
+ b
2

F = b
0
+ b
2
(b
3
+ 1)
F = b
0
+ b
2
(1)
F = b
0
+ b
2

3. Expresar esta funcin en un circuito slo con compuertas NAND, F = abc + ab + ac

F = abc + ab +ac
F = F = (abc + ab +ac)
F = ((abc) (ab) (ac) )

b
2
b
1
b
0
F
M
0
M
0
0 0 0 0
M
1
M
1
0 0 1 1
M
2
M
2
0 1 0 0
M
3
M
3
0 1 1 1
M
4
m
4
1 0 0 0
M
5
m
5
1 0 1 1
M
6
m
6
1 1 0 0
M
7
m
7
1 1 1 1
b
3
b
2
b
1
b
0
F
m
0
0 0 0 0 1
m
1
0 0 0 1 0
m
2
0 0 1 0 1
m
3
0 0 1 1 1
m
4
0 1 0 0 0
m
5
0 1 0 1 1
m
6
0 1 1 0 0
m
7
0 1 1 1 0
m
8
1 0 0 0 0
m
9
1 0 0 1 1
m
10
1 0 1 0 0
m
11
1 0 1 1 1
m
12
1 1 0 0 0
m
13
1 1 0 1 0
m
14
1 1 1 0 0
m
15
1 1 1 1 0

14

4. Dada F(a,b,c,d) = E(1,3,4,5,10,12,13).
a. Expresar F como un producto de sumas.
b. Hallar F.
c. Simplificar F usando lgebra de Boole a partir de los mintrminos.

a. F = (a+b+c+d) (a+b+c+d) (a+b+c+d) (a+b+c+d) (a+b+c+d)
(a+b+c+d) (a+b+c+d) (a+b+c+d)

b. F = Em(0,2,6,7,8,9,11,14,15)

c. F = abcd + abcd + abcd + abcd +abcd + abcd + abcd
F = abd (c + c) + abc (d + d) +abcd + abc (d + d)
F = abd + abc +abcd + abc
F = bc +abd +abcd

10.- FUNCIONES ESPECIFICADAS DE MANERA INCOMPLETA

Trminos No Importa.- Se llaman as a los trminos que no se va a dar una asignacin de
valor fija sino que se toma 1 o 0 de tal manera que nos ayude a la simplificacin de la
funcin.
A continuacin tenemos el ejemplo del funcionamiento de un Semforo:

a b c d F
0 0 0 0 0
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
V A R F
0 0 0 V = verde
0 0 1 A = anaranjado
0 1 0 R = rojo
0 1 1
1 0 1 X Termino no importa
1 1 0
1 1 1 X Termino no importa

15
Ejemplos:
1. A partir de la siguiente tabla hallar los valores de los trminos no importa tal que la
funcin tenga su mas mnima expresin.

) 6 , 1 ( ) 7 , 3 , 0 ( x m F + =

Se pueden dar diferentes casos segn el valor que tomen los trminos
no importa:

1) F = ) 7 , 3 , 0 ( m
= abc + abc + abc
= abc + bc
2) F = ) 7 , 6 , 3 , 0 ( m
= abc + abc + abc +abc
= abc + abc + ab
= abc + b(ac + a)
= abc + b(a + c)
= abc + bc + ab
3) F = ) 7 , 3 , 1 , 0 ( m
= abc + abc + abc + abc
=ab + bc
4) F = ) 7 , 6 , 3 , 1 , 0 ( m
= abc + abc + abc + abc + abc
=ab + bc +abc
=ab + b(c +ac)
=ab + bc + ab

A B C F
0 0 0 0 1
1 0 0 1 X
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 0
6 1 1 0 X
7 1 1 1 1
casos X
1
X
6
1) 0 0
2) 0 1
3) 1 0
4) 1 1

16
Ejercicios:
1. Un tren elctrico subterrneo dispone de control automtico y manual, en control
automtico puede partir de la estacin si todas las puertas estn cerradas y la pista esta
libre. En control manual puede partir con las puertas abiertas o cerradas, pero la pista
debe estar libre. Presentar el circuito solo con compuertas NAND que indique con 1 en
la salida que el tren parti.

A = Control Automtico = 0 A = Control Manual = 1
B = Puertas Cerradas = 0 B = Puertas Abiertas = 1
C = Pista Libre = 1 C = Pista Ocupada = 0

F = ABC + ABC + ABC
F = BC (A + A) + ABC
F = BC + ABC
F = C ( B + AB)
F = C ( B + A)
F = BC +AC
Con compuertas NAND : F = F = (BC + AC) = ((BC) (AC))
2. Utilizando las compuertas que requiera disear el circuito que cumpla con las
condiciones establecidas en la siguiente tabla.

F = XY + XY +XY pero tomo en cuenta A y B por que pueden valer o y 1.
F = XYA + XYB + XY
F = XYA + X(YB +Y)
F = XYA + X(Y + B)
F = XYA + XY + XB
F = Y(XA + X) + XB
F = Y(A + X) + XB
F = AY + XY + XB

A B C F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
X Y F
0 0 0
0 1 A
1 0 B
1 1 1

C.C
F

17
A

B

11.- MTODOS PARA SIMPLIFICAR

Mapas de Karnaugh (mapas k).- Los mapas K son la representacin grfica de una tabla
de verdad.

Mapas k de 2 variables
Regla de Simplificacin.-Mintrminos adyacentes del mapa pueden combinarse con
cualesquiera de ellos (o ambos), puesto que difieren en una sola variable. Solo k puede
agrupar mintrminos (1 uno) o maxtrminos (0 ceros)entre si.

Cada 1 representa un mintrmino de la funcin

Mapas k de 3 variables
Un mapa de 3 variables tiene 3 mintrminos adyacentes y puede combinarse con
cualesquiera de ellos. 2
3
= 8 combinaciones.

El objetivo de un mapa k es tratar de hacer el grupo ms grande de unos 1 posibles.
- No tiene que quedar ningn 1 suelto.
- No se debe agrupar mas de una vez.
Observacin: representamos 1L y 0L de la siguiente manera

A B F
0 0 1
0 1 0
1 0 0
1 1 1
A B C F
m
0
0 0 0 0
m
1
0 0 1 0
m
2
0 1 0 1
m
3
0 1 1 1
m
4
1 0 0 1
m
5
1 0 1 0
m
6
1 1 0 1
m
7
1 1 1 0
F = ABC + ABC + ABC + ABC
F = AB + AC
Cada casillero representa
una combinacin
F = AB + AC

Adyacentes


18

Ejercicio:

1. Simplificar la siguiente funcin boleana : f(a,b,c) = abc' + b'c + d , usando mapas K

F= a + bc +bc

Mnima Suma de Productos

2. Dada la siguiente funcin hallar el mapa para f ' y simplificar si es posible
f = (a, b, c) =
m
( 1, 3, 5)

3. Expresar f como M.P.S. a partir de mapa K.
a) f ' como mnima suma de productos
b) Niego f '
Simplifique: f (a, b, c) =
m
(0, 1, 2, 5, 6, 7)

Suma de
Productos
f ' = c' + ab
f ' expresado como suma de productos (M.S.P)

f = ab +ac +bc

f = b'c + a'c
f ' = ( b + c') (a + c')
f' expresado como producto de Sumas

f = a'c' + b'c +ab


19

MAPAS K DE 4 VARIABLES

A B C D F
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 0
15 1 1 1 1 0

Ejercicios:

1. Simplificar f (a, b, c, d) =
m
( 1, 3, 4, 5, 10, 12, 13)

2. Simplificar f (a, b, c, d) = a c d + a' b + d '

F = B C ' + A' B' D + A B' C D '
Existe el cambio en el orden de
numeracin de los casilleros para que
se den los adyacentes

F = ABC + BCD +ABD + ABC
f = d + ab + ac

20

3. Dado el siguiente mapa, hallar la funcin especifica.

4. Simplificar f ( a, b, c, d) =
m
( 0, 1, 2, 5, 7, 8, 13, 15), y hallar F

Para obtener la Funcin F realizo el mismo
procedimiento pero agrupo los ceros en lugar de los unos.

Ahora obtengamos f negando f:

f =(bd + abc + abd + bcd)
f =(b+d)(a+b+c)(a+b+d)(b+c+d) Producto de sumas
Ahora hallemos f como producto de sumas
f =f = (bd + abd + bcd + acd) = (b+d) (a+b+d)(b+c+d)(a+c+d)

12.- SIMPLIFICACIN DE FUNCIONES CON TRMINOS NO IMPORTA
MEDIANTE MAPAS K

Los trminos no importa ( X ) pueden tomar el valor de 0 1 segn nos convenga,
tratamos como 1 cuando nos ayude a formar grupos de 1 y como 0 cuando no
afecten a los grupos. Ejemplo:
Sea f(A, B, C) =
m
( 0, 4, 5, 7) +
x
(3, 6)

f = ac + cd + ab + abd
f = bd + abc + abd + bcd
f = bd + abd + bcd + acd
Suma de Productos

21
Estas
combinaciones no
se dan

Nmeros Decimales Codificados en Binarios (BCD)
011
BINARIO
= 3
DECIMAL

12
DECIMAL
= 1100
BINARIO
El cdigo BCD representa un dgito decimal en binario (0 - 9)

Ejercicio:
1. Sean ABCD los valores binarios para un digito BCD. Hacer la tabla para valores
posibles para ABCD, y hallar una funcion f que indique con 1L cuando estamos con un
digito BCD (0 - 9) y cuando es > a 9 seria 0L

A B C D F
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 1
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 0
f = BC + A

22
15 1 1 1 1 0

Circuito Logico:

Simplificacin De Funciones Incompletamente Especificadas

Tratamos a los X como 1 cuando nos ayude a formar grupos mas grandes de 1, y los
tratamos como 0 cuando no afectan a los grupos que formamos con 1

EJEMPLOS:

1. Sea F(A,B,C) = ) 6 , 3 ( ) 7 , 5 , 4 , 0 ( x m +

F = A + BC

23

2. Sea F(A,B,C,D) = ) 13 , 12 , 6 ( ) 9 , 7 , 5 , 3 , 1 ( x m +

3. Un nmero 4 bits se representa como A
3
A
2
A
1
A
0
disear un circuito lgico que
produzca una salida alta siempre que el nmero binario mayor de 0010 y menor que 1000.
1000> A
3
A
2
A
1
A
0
> 0010

La figura muestra 4 interruptores que son circuitos de control, que son de una copiadora.
Los intervalos se encuentran.
- Alto cada vez que se cierra los interruptores.
F = CD + AD

F = A
3
A
2
+ A
3
A
1
A
0


24
- S1 y S4 nunca se cierran al mismo tiempo.

Mapas K de 5 Variables.

S4 S3 S2 S1 F
0 0 0 0 X
0 0 0 1 1
0 0 1 0 X
0 0 1 1 1
0 1 0 0 X
0 1 0 1 1
0 1 1 0 X
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
F = S2 S1+ S3 S1 + S2 S3+ S4 S1+ S4 S2+ S4 S3
F

25

Simplificar F(A,B,C,D,E) = ) 31 , 30 , 28 , 26 , 24 , 23 , 22 , 21 , 20 , 15 , 13 , 4 , 1 , 0 (

F(A,B,C,D,E) = ABD + ABC + ABCE + ABC + ABCD
= ABD + ABC + ABCE + ABC + AC (B + BD)
= ABD + ABC + ABCE + ABC + AC(B + D)
= ABD + ABC + ABCE + ABC + ABC + ACD

Nota: los mintrminos (2,3,31,30,22) forman un grupo nico ACD.

13.- SUMA Y RESTA DE BINARIOS

a) Suma de dos nmeros binarios de 1bit cada uno.

A B S carry
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

S = A
1
+ B
1

b) Resta de dos nmeros binarios de 1bit cada uno.

A B R borrow
0 0 0 0
0 1 1 1
1 0 1 0
1 bit = 0L = 0V
= 1L = 5V

26

c) Suma de nmeros binarios de n bits. N = 5
Realizar 6 + 3 = 9

Si = C1A1B1 + C1A1B1 + C1A1B1 + C1A1B1
Si = C1(A1B1 + A1B1) + C1(A1B1 + A1B1)
Si = C1 + A1 + B1
Ci + 1 = C1B1 + C1A1 + A1B1

Circuito Lgico

1 1 0 0
Ci Ai Bi Si Ci + 1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

27
Disear un circuito que le permita disear la suma de dos nmeros binarios de 4 bits cada
una.

A = A3 A2 A1 A0
B = B3 B2 B1 B0

Resta Binaria

RESTA 6 3 = 3 0 1 1 0 n = 4 bits
- 0 0 1 1
0 0 1 1
bits signo 0 = Signo positivo
1 = Signo negativo

Complemento a uno, representacin n bits.
N N
n
= ) 1 2 ( .
N = 4; N N =15

Hallar el complemento a uno de 6 (binario)
0 1 1 0 = N 15 6 = 9
= N 1 0 0 1

Se puede ver que el complemento de uno de los nmeros se obtiene cambiando los
0 por 1 y los 1 por 0.

La ventaja de trabajar con complementos es que el mismo circuito bsico para la suma se
lo puede utilizar para la resta.

Realizar Utilizar complemento a uno.

33 0 0 1 0 0 0 0 1
- 21 1 1 1 0 1 0 1 0
12 1 0 0 0 0 1 0 1 1
n = 8 bits 1
21 = 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0

-21 = 1 1 1 0 1 0 1 0


28
Por complemento el complemento a Dos es.
N
n
N
=
2
*

1
*
+ = N
N

N 1 1 1 1
1

N
*
1 0 0 0 0 No se toma en cuenta (representar 4 bits)
33 0 1 0 0 0 0 1
- 21 1 1 1 0 1 0 1 0
12 1 0 0 0 0 1 0 1 1

21 0 0 0 1 0 1 0 1
- 33 1 1 1 0 1 0 1 0
- 12 1 1 1 1 0 1 0 0
0 0 0 0 1 1 0 0

Viendo de derecha a izquierda en el nmero binario original hasta encontrar el
primer 1 se conserva igual incluyendo este 1.
Luego cambiamos 0 por 1 y 1 por 0.
Disear un circuito que me permita realizar la resta en complemento a dos, de dos nmero
binarios de 4 bits.

A B = A + B
*
= A + 5 + 1


29

Disear un circuito lgico que permita realizar la multiplicacin de dos nmeros binarios
de 2 bits cada uno.

COMPARADORES DE MAGNITUD
Cuando comparamos matemticamente dos nmeros a y b, se da uno de tres casos, que a >
b, que a = b o que a < b. El circuito que determina cual de los tres casos se trata, se llama
comparador de magnitud.
El comparador de magnitud bsico, compara el bit a, con el correspondiente bit b, los
nmeros a y b, por los que tienen dos entradas por donde ingresan los valores de dichos
bits, y tres salidas en donde se obtiene el resultado de la comparacin.

a
0
b
0
a>b a=b a<b
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0

1 1
*1 1
1 1
1 1
1 0 0 1
A1 A0
* B1 B0
A1 B0 A0 B0
A1 B1 A0 B1
A1B1 A1B0 + A0B1 A0B0

30

A = 6 A = 4 A = 4
B = 4 B = 6 B = 4

DISPLAY DE 7 SEGMENTOS

Este circuito permite visualizar dgitos decimales o hexadecimales.

A3 A2 A1 A0 a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 1 1 0 0 1 1 1 1
2 0 0 1 0 0 0 1 0 0 1 0
3 0 0 1 1 0 0 0 0 1 1 0
4 0 1 0 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 0 0 1 0 0
6 0 1 1 0 0 1 0 0 0 0 0
7 0 1 1 1 0 0 0 1 1 1 1
8 1 0 0 0 0 0 0 0 0 0 0
9 1 0 0 1 0 0 0 0 1 0 0
A 1 0 1 0 0 0 0 1 0 0 0
A = 6 0 1 1 0
B = 4 1 1 0 0
1 0 0 1 0
A = 4 0 1 0 0
B = 6 1 0 1 0
0 1 1 1 0
A = 4 0 1 0 0
B = 4 1 1 0 0
1 0 0 0 0

31
B 1 0 1 1 1 1 1 0 0 0 0
C 1 1 0 0 0 1 1 0 0 0 1
D 1 1 0 1 1 0 0 0 0 1 1
E 1 1 1 0 0 1 1 0 0 0 0
F 1 1 1 1 0 1 1 1 0 0 0

Disear un circuito que funcione como sumador y restador en complemento a 2 al mismo
tiempo.

X Y XY +YX
0 0 0
0 1 1
1 0 1
1 1 0

32

14.- COMPONENTES DIGITALES

Escalas de Integracin
SSI (Small Sale Integration) # compuertas <10 Compuertas bsicas
MSI (Mdium Scale Integration) 10< # compuertas <100 Decodificadores, sumadores,
multiplexores
LSI (Large Scale Integration) Pequeos circuitos de memoria, mdulos programables
# compuertas 200 unidades de miles
VLSI (Very Large Scale Integration) Microprocesadores actuales, matrices de
memoria grandes, chipset PCs; decenas de miles millones

Multiplexores

Circuitos digtales que en forma genrica tienen multiplexores de dos a uno.

2
n
= Entrada de datos
n = Entrada de control
1 = salida

Tabla de funcionamiento

A = 0 = Z = I
0
A = 1 = Z = I
1
Z = I
0
AB+ I
1
AB+ I
2
AB+ I
3
AB

MUX 4 a 1
A Z
0 I
0
1 I
1

A B Z
0 0 I0
0 1 I1

33

Se tiene 2 nmeros binarios de 4 bits
cada uno, disear un circuito que me
indique a la salida el nmero mayor.

A= A3A2A1A0
B= B3B2B1B0

15.-
METODO DE QUINE McCLUISKEY

IMPLICANTE.- Si una funcin booleana es la expresada como una suma de productos cada
uno de los trminos producto viene a implicante.
1 0 I2
1 1 I3

34

F = ab + abc +ac

IMPLICANTES PRIMOS.-
abc y abc, abcd y abcd
Son implicantes primos porque difiere en uno de ellos.

IMPLICANTES PRIMOS ESCENCIALES.- Son los trminos producto que aparecen en la
mnima suma de productos de una funcin booleana.
Este mtodo se basa en 2 pasos principales.
1) Se elimina la mayor cantidad de literales posibles de cada termino usando
sistemticamente el teorema
xy+xy=x
Los trminos resultantes se llaman IMPLICANTES PRIMOS.
2) Se usa una tabla de implicantes primos para de all encontrar los IMPLICANTES
PRIMOS ESCENCIALES.
Para utilizar el mtodo de Quine McCluskey es necesario que la funcin booleana este expresada
como una suma de expansin de minterminos.
SIMPLIFICAR:
f(a,b,c,d) = m (0,1,2,5,6,7,8,9,10,14)
COLUMNA I

GRUPO 0 0 0 0 0 0
1 0 0 0 1
GRUPO 1 2 0 0 1 0
8 1 0 0 0
5 0 1 0 1
GRUPO 2 6 0 1 1 0
9 1 0 0 1
10 1 0 1 0
GRUPO 3 7 0 1 1 1
14 1 1 1 0

COLUMNA II COLUMNA III
(0,1) 0 0 0 (0,1,8,9) - 0 0 -
(0,2) 0 0 0 (0,2,8,10) - 0 - 0
(0,8) - 0 0 0 (0,8,1,9) - 0 0 -
(1,5) 0 0 1 (0,8,2,10) - 0 - 0
(1,9) - 0 0 1 (2,6,10,14) - - 1 0
(2,6) 0 1 0 (2,10,16,14) - - 1 0
(2,10) - 0 1 0
(8,9) 1 0 0 -
(8,10) 1 0 - 0
(5,7) 0 1 - 1
(6,7) 0 1 1 -

35
(6,4) - 1 1 0
(10,14) 1 1 0 (1,5) = acd
(5,7)=abd
(6,7)=abc
(0,1,8,9)=bc
(0,2,8,10)=bd

f = acd + abd + abc + bc + bd + c + d

Simplificar usando el
mtodo de Quine McKuiskey
f = m (0,1,2,5,6,7)

0 0 0 0
1 0 0 1
2 0 1 0
5 1 0 1
6 1 1 0
7 1 1 1

(0,1) 0 0
(0,2) 0 0
(1,5) - 0 1
(2,6) - 1 0
(5,7) 1 1
(6,7) 1 1

f=ab+bc+ac
f=ac+bc+ab

Tabla de implicantes primos

36
SIMPLIFICACIN DE FUNCIONES INCOMPLETAMENTE ESPECIFICADA
USANDO EL METODO DE QUINE Mc CLUISKEY

f(a,b,c,d) = m (2,3,7,9,11,13)+ x(1,10,15)

1 0 0 0 1 (1,3) 0 0 1 (1,3,9,11) - 0 - 1
2 0 0 1 0 (1,9) - 0 0 1 (2,3,10,11) - 0 1 -
3 0 0 1 1 (2,3) 0 0 1 - (3,7,11,15) - - 1 1
9 1 0 0 1 (2,10) - 0 1 0 (9,11,13,15) 1 - 1 1
10 1 0 1 0 (3,7) 0 1 1
8 0 1 1 1 (3,11) - 0 1 1
11 1 0 1 1 (9,11) 1 0 - 1
13 1 1 0 1 (9,13) 1 0 1
15 1 1 1 1 (10,11) 1 0 1
(7,15) - 1 1 1
(11,15) 1 1 1
(13,15) 1 1 - 1

2 3 7 9 11 13
(1,3,9,11) X X X
(2,3,10,11) X X X
(3,7,11,15) X X X
(9,11,13,15) X X X

f = bc+cd+ad

16- DISEO COMBINACIONAL CON MULTIPLEXORES

EJEMPLO:
1. Dado un mux 4 a1 obtener la siguiente funcin

f(a,b,c)= ab+ac
= ab(1) + ac (b + b)
= ab(1)+ abc + abc + ab(0)


37
CD
00 01 11 10
AB
00
01
11
10
2. Utilice un mux 4 a 1 y las compuertas que crea necesarias para representar la siguiente
funcin

f(a,b,c,d) = abc + abd +abc + abd + bcd + abcd
I
0
= c+d
I
1
= c
I
2
= cd + cd
I
3
= d

1 1 1
1
1 1 1
0 1 1

17- DECODIFICADORES EN MINTERMINOS (MAXTERMINOS)

Decodificador 2 a 4 con entrada de habilitacin

a b Y3 Y2 Y1 Y0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0

38

Utilizando el decodificador que sea necesario representar la siguiente booleana
F(a,b,c)=m(1,2,3,6)

Decodificador de maxterminos

Utilizando un decodificador 3 a 8 con salidas 0 representar la siguiente funcin
F(a,b,c)=ab + ac

Construir un decodificador 3 a 8 utilizando un decodificador 2 a 4

E a
1
a
0
Y
3
Y
2
Y
1
Y
0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
E a
1
a
0
Y
3
Y
2
Y
1
Y
0
1 X X 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1

39

18- UNIDAD DE MEMORIA
Es un conjunto de celdas de almacenamiento junto con otros circuitos asociados que se
necesitan para ingresar y sacar la informacin del almacenamiento.
RAM ( Ramdom Access Memory) en base a FFS (Flip Flops).
ROM (Read Only Memory) en base a circuitos combinacionales.

Estructura Interna de una Memoria ROM

Me permite direccionar con K
lneas de entrada 2
K
palabras

Ejemplo:

1K X 8
1024 palabras 8 bits cada una tiene
10 lneas de direccin
2
10
= 1024
tiene 8 lneas de datos

40

Memoria ROM con Matriz de Fusibles

1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1

1 0 1 0
0 0 0 1
0 1 0 1
0 1 1 1
1 0 1 1
1 1 1 1
1 1 0 0
0 0 0 0

Tipos de ROM

1. ROM ( Programadas de fabrica)

2. PROM ( Son programables una sola vez por el usuario)

3. EPROM (Son programables y borrables)
3.1. UV EPROM (Borrables bajo luz ultravioleta)
3.2. EEPROM (Borrables por campo elctrico), una evolucin de estas son : FLASH

D
3
D
2
D
1
D
0
A
1
5
7
B
F
C
0
A
1
5
7
B
F
C
0
D
3
D
2
D
1
D
0


41

Ejercicio

Utilizar una memoria de 1K x 8 EPROMS para un decodificador binario a 7 segmentos

19.- BUFFERS

Definicin.- Son
circuitos digitales que
amplifican la capacidad de corriente y sirven de proteccin para otros circuitos digitales.
1. Buffer no inversor
2. Buffer inversor
1. Buffer no inversor de 4 entradas
0 1H
4 FH
1 2H
0 6H

D
3
D
2
D
1
D
0
000
001
010
011
100
101
110
111
1. Informacin Binaria
2. Tabla de verdad de un circuito combinacional
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0


42

E = 0 yn = In

E =1 yn = Alta Resistencia (Alta R)

2. Buffer inversor de 4 entradas

E = 0 yn = In

E =1 yn = Alta Resistencia (Alta R)

Se tiene 4 nmeros binarios de 4 bits .
Se desea mostrar los nmeros en un display de 7 segmentos de acuerdo a la siguiente tabla:

A = A
3
A
2
A
1
A
0

B = B
3
B
2
B
1
B
0

C = C
3
C
2
C
1
C
0

D = D
3
D
2
D
1
D
0

De acuerdo a la tabla
M
1
M
0
Display
0 0 A
0 1 B
1 0 C
1 1 D

43
Utilizar Buffer y Decodificadores.

Hallar el mismo ejercicio anterior con mux
20.- CIRCUITOS SECUENCIALES

Circuitos Combinacionales.-El estado prximo de la salida es funcin del estado presente
de las entradas.
Q
+
prximo estado.
I
1
,I
2
, ....I
n
entradas estado presente.

44
Q
+
f(I
1
,I
2
, ....I
n
)

Circuitos Secuenciales.- Q
+
f(I
1
,I
2
, ....I
n
,Q)

Diagrama de Tiempo

21.- FLIP FLOPS

Son elementos bsicos de los circuitos secuenciales estn constituidos en base a
compuertas bsicas el valor futuro de sus salidas depende del valor presente de sus
entradas y el valor presente de sus salidas.

Flip Flops Tipo S-R

Q
+
= S + RQ

Flip Flops Tipo T

S R Q
+
0 0 Q
0 1 0
1 0 1
1 1 -
Tabla de Funcionamiento

Cx

A

B

C

DATOS
Estado no permitido

45

Q
+
= T Q
Q
+
= TQ +TQ

Flip Flops Tipo J-K

Q
+
= JQ + KQ

Flip Flops Tipo D (FF.D)

Entradas de Clear y Preset
Sirven para establecer valores iniciales en las salidas de los Flip Flops. Clear = 0 Preset = 1

Ejercicio:

T Q Q
+
0 0 0
0 1 1
1 0 1
1 1 0
C
k
J K Q
+
|
0 0 Q
|
0 1 0
|
1 0 1
|
1 1 Q

46

Se tiene un FF JK hacer las modificaciones para que funcione como FF tipo T.

Diagrama de Bloques de un circuito Secuencial

Diagrama del Circuito Secuencial


47

Anlisis de circuitos secuenciales.

Dado el circuito secuencia hallar la tabla de estados y el diagrama de estados.

DA = X.A + X.B
Da = XA
Y = X A + X B
Q
+
= 0
A
+
= DA
B
+
= DB

Tabla de Estados.

Estado
A
Actual
B
Entrada
C
Estado
A
+
= DA
Siguiente
B
+
= DB
Salida
Y
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 0 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 1 1 0 0
1 1 0 0 0 1
1 1 1 1 0 0

Diagrama de Estados.

Diagrama de tiempo


48

Ejercicios:
1. Para el siguiente circuito secuencial obtener la tabla de estados, diagrama de tiempo para
la ecuacin de x = 10101.

Diagrama de tiempo para la secuencia de X = 10101.

a) Ecuacin de entrada FFs Ecuacin de Salida

JA = X JB = X Z = B
KA = XB KB = X + A

Estado de FFs.

A
+
= JA A + KA A B
+
= JB B + KB
B

A
+
= (X + A) + AB

49

B
+
= XB + (X + A) B

Tabla de Estados.

Estado
X
Presente
A
Y Entrada
B
A B Z
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 1 0 0
0 1 1 1 1 1
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 0 1 0
1 1 1 1 0 1


Diagrama de Tiempo.

X A X + A (X + A) = X + A
0 0 1 0
0 1 0 1
1 0 1 1
1 1 0 0

50

3. Hallar la tabla de estados y el diagrama de estados en el siguiente ejercicio:

a) Ecuaciones de Entrada FFS y Ecuaciones de Salida

TA = X TC = XQBQA

TB = XQA

b) Expresiones de prximo estado

Q
A
+
= TA QA Q
B
+
= TB QB Q
c
+
= TC QC

Q
A
+
= X QA Q
B
+
= XQA QB Q
c
+
= XQBQA QC

c) Tabla de Estados

51

Ahora hagamos lo mismo con un orden de la tabla diferente:

d) Tabla de Estados
22.- REGISTROS
Es un arreglo de FLIP-FLOPS comandados sincrnicamente por una seal de reloj.
Dos tipos de registros:
Registro Paralelo.
Consiste en ffps tipo D conectados sicronicamente que transfieren los datos en forma
paralela al mismo tiempo
d) Diagrama de estados

52
Permite almacenar varios bits en un pulso de reloj

Se tiene una memoria RAM de 16 x 4 en
la direccin [0 0 0 0] se encuentra almacenada otra direccin en la cual se encuentra un
dato. Disear el
circuito que nos permita
leer ese dato

Registro Serie O Desplazamiento.

Son n FFs tipo D conectados uno detrs de otro que comparten la misma seal de reloj
Se utiliza para hacer operaciones de corrimiento


53

1 Lnea de datos / 1 Lnea de salida.
Rotacin de bits hacia la derecha

23.- GENERACION DE PULSOS.

1) Forma Manual

2) Generacin de Pulsos TIMER 555 (cicuito integrado qu tiene 8 pines)
Vcc=5v


54

24.- DISEO DE CIRCUITOS SECUENCIALES.

Se conocen los estados presentes y prximos estados, se disea el circuito que cumpla con
estos estados, utilizando Flip - Flops y compuertas.

Tablas de Excitacin :

FF SR.

Q Q
+
S R Q
+
= S + R Q
0 0 0 x 0 = S + R(0)
0 1 1 0 1 = S + R(0)
1 0 0 1 0 = S + R(1)
1 1 x 0 1 = S + R(1)

Dado Q y Q
+
hemos encontrado los valores de S y R que cumplen estos estados.
S = 0 R = 0 FF SR
S = 1 R = 0 SR = 0

FF JK.

Q Q
+
J K Q
+
= JQ + K Q
0 0 0 x
0 1 1 x
1 0 x 1

55
1 1 x 0

FF T.

Q Q
+
T Q
+
= T Q
0 0 0
0 1 1
1 0 1
1 1 0

FF D.

Q Q
+
D Q
+
= D
0 0 0
0 1 1
1 0 0
1 1 1

Ejercicio.
Disear un contador binario modulo 4 ascendente utilizando FF T.



56

Disear un contador binario modulo 4 descendente utilizando FF - T


A B A
+
B
+
T
A
T
B

0 0 1 1 1 1
0 1 0 0 0 1
1 0 0 1 1 1
1 1 1 0 0 1

11 10
00 01

57
A
B
0 1
0 1 1
1 0 0

T
A
= B T
B
= 1L

Disear un contador binario modulo 8 ascendente utilizando FF - JK

Diagrama de estados.

A B C A
+
B
+
C
+
J
A
K
A
J
B
K
B
J
C
K
C

0 0 0 0 0 1 0 x 0 x 1 x
0 0 1 0 1 0 0 x 1 x x 1
0 1 0 0 1 1 0 x x 0 1 x
0 1 1 1 0 0 1 x x 1 x 1
1 0 0 1 0 1 x 0 0 x 1 x
1 0 1 1 1 0 x 0 1 x x 1
1 1 0 1 1 1 x 0 x 0 1 x
1 1 1 0 0 0 x 1 x 1 x 1

A
BC
0 1
00 0 X
A
B
0 1
0 1 1
1 1 1

000
111 110 100 101
001 010 011

58

J
A
= BC K
A
= BC J
B
= C

K
B
= C J
C
= 1(L) K
C
= 1(L)

FORMA RAPIDA DE HACER

1) Se hace la tabla de prximo estado

2) Para la entrada J, cuando Q = 0, en la tabla no hay ningn cambio y cuando Q = 1
hacemos el complemento de los valores originales.

Disear un circuito secuencial que tenga el siguiente diagrama de estados.

01 0 X
11 1 X
10 0 X
A
BC
0 1
00 X 0
01 X 0
11 X 1
10 X 0
A
BC
0 1
00 0 0
01 1 1
11 X X
10 X X
A
BC
0 1
00 1 1
01 X X
11 X X
10 1 1
A
BC
0 1
00 X X
01 1 1
11 1 1
10 X X
A
BC
0 1
00 X X
01 X X
11 1 1
10 0 0


59

Tabla de Estados.

A B C A
+
B
+
C
+
T
A
T
B
T
C

0 0 0 1 0 0 1 0 0
0 0 1 x x x X X X
0 1 0 0 1 1 0 0 1
0 1 1 0 0 0 0 1 1
1 0 0 1 1 1 0 1 1
1 0 1 x x x X X X
1 1 0 x x x X X X
1 1 1 0 1 0 1 0 1

T
A
= AB T
B
= AC T
C
= B+A

A
BC
0 1
00 1 0
01 X X
11 0 1
10 0 X
A
BC
0 1
00 0 1
01 X X
11 1 0
10 0 X
A
BC
0 1
00 0 1
01 X X
11 1 1
10 1 X
000
011 100
010 111


60

25.- DISEO DE DETECTORES DE SECUENCIA

Los pulsos de Ck permiten tener sincronizado el circuito. Si hay secuencia en X, Z=1; y si
no hay secuencia Z=0.

Secuencia : 101
Z = 001

X = 001110110010100
Z = 0000010000010100

TA A
A
TB B
B
TC C
C
X Z
Ck
DETECTOR
DE
SECUENCIA

61

A B X A
+
B
+
Z J
A
K
A
J
B
K
B
0 0 0 0 0 0 0 X 0 X
0 0 1 0 1 0 0 X 1 X
0 1 0 1 0 0 1 X X 1
0 1 1 0 1 0 0 X X 0
1 0 0 0 0 0 X 1 0 X
1 0 1 0 1 1 X 1 1 X
1 1 0 X X X X X X X
1 1 1 X X X X X X X

Con Clips Flops JK
S0
S1
S2
0/0
0/0
0/0
1/0
1/0
1/1

62
X
1
Clk
Z
Z
A JA
A
CLK
KA
B JB
B
CLK
KB

BX
A
0 1
00 0 X
01 0 X
11 0 X
10 1 X

J
A
=BX

BX
A
0 1
00 X 1
01 X 1
11 X X
10 X X

K
A
=1

BX
A
0 1
00 0 0
01 1 1
11 X X
10 X X

J
B
=X

BX
A
0 1
00 X X
01 X X
11 0 X
10 1 X

K
B
=X

BX
A
0 1
00 0 0
01 0 1
11 0 X
10 0 X

Z=AX

63
Disear un circuito secuencial que me permita disear la siguiente secuencia 1100

Secuencia = 1100
Z = 0001

A B X A
+
B
+
Z J
A
K
A
J
B
K
B
0 0 0 0 0 0 0 X 0 X
0 0 1 0 1 0 0 X 1 X
0 1 0 0 0 0 0 X X 1
0 1 1 1 0 0 1 X X 1
1 0 0 1 1 0 X 0 1 X
1 0 1 1 0 0 X 0 0 X
1 1 0 0 0 1 X 1 X 1
1 1 1 0 1 0 X 1 X 0

FFS JK:

J
A
=BX K
A
=B J
B
=AX+AX KB=X+A

A
BX
0 1
00 0 X
01 0 X
11 1 X
10 0 X
A
BX
0 1
00 0 1
01 1 0
11 X X
10 X X
A
BX
0 1
00 X 0
01 X 0
11 X 1
10 X 1
A
BX
0 1
00 X X
01 X X
11 1 0
10 1 1


64

Dado un FF de tipo JK hacerlo trabajar como FF tipo T

Q Q
+
J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Mapas k:

T
Q
0 1
0 0 1
1 X X

J=T K=T

T Q Q
+
J K
0 0 0 0 X
0 1 1 X 0
1 0 1 1 X
1 1 0 X 1
T
Q
0 1
0 X X
1 0 1

65

Dado un FF tipo T hacerlo trabajar como un FF tipo JK

T=JQ+KQ

Dado un FF RS hacerlo funcionar con JK

J K Q Q
+
R S
0 0 0 0 X 0
0 0 1 1 0 X
0 1 0 0 X 0
0 1 1 0 1 0
1 0 0 1 0 1
1 0 1 1 0 X
1 1 0 1 0 1
1 1 1 0 1 0

R=KQ S=JQ

J K Q Q
+
T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1
J
KQ
0 1
00 0 1
01 0 0
11 1 1
10 0 1
J
KQ
0 1
00 0 1
01 X X
11 0 0
10 0 1
J
KQ
0 1
00 X 0
01 0 0
11 1 1
10 X 0

66

Dado un FF JK hacerlo funcionar como D

D Q Q
+
J K
0 0 0 0 X
0 1 0 X 1
1 0 1 1 X
1 1 1 X 0

D
Q
0 1
0 0 1
1 X X

J=D K=D

Disear un circuito secuencial que detecte la siguiente secuencia X=0110

D
Q
0 1
0 X X
1 1 0

67
A B X A
+
B
+
Z TA TB
0 0 0 0 1 0 0 1
0 0 1 0 0 0 0 0
0 1 0 0 1 0 0 1
0 1 1 1 0 0 1 1
1 0 0 0 1 0 1 1
1 0 1 1 1 0 0 1
1 1 0 0 0 1 1 1
1 1 1 0 0 0 1 1

TA=AX+BX TB=A+BX+BX

Disear un circuito secuencial para un semaforo que funcione de la siguiente
manera

V A R
1 0 0 2t
0 1 0 1t
0 0 1 2t

A
BX
0 1
00 1 1
01 0 1
11 1 1
10 0 1
A
BX
0 1
00 0 1
01 0 0
11 1 1
10 0 1

68

X Y Z X+ Y+ Z+ V A R TX TY TZ
0 0 0 X X X X X X X X X
0 0 1 X X X X X X X X X
0 1 0 X X X X X X X X X
0 1 1 1 0 0 0 0 1 1 1 1
1 0 0 1 0 1 1 0 0 0 0 1
1 0 1 1 1 0 1 0 0 0 1 1
1 1 0 1 1 1 0 1 0 0 0 1
1 1 1 0 1 1 0 0 1 1 0 0

TX=YZ TY=X+YZ TZ==X+Y+Z

V=Y A=YZ R=YZ

Disear un circuito secuencial en que se prenda en orden el radio, foco,
licuadora, tv y luego todos
X
YZ
0 1
00 X 0
01 X 0
11 1 1
10 X 0
X
YZ
0 1
00 X 1
01 X 1
11 1 0
10 X 1
X
YZ
0 1
00 X 0
01 X 1
11 1 0
10 X 0
X
YZ
0 1
00 X 1
01 X 1
11 0 0
10 X 0
X
YZ
0 1
00 X 0
01 X 0
11 0 0
10 X 1
X
YZ
0 1
00 X 0
01 X 0
11 1 1
10 X 0

69

R F L TV
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1

TX=Y
TY=1L

Disear UN circuito detector de la paridad

# 1s par
X=0111001----Par

A X A
+
TA Z
0 0 0 0 0
0 1 1 1 1
1 0 1 0 1
1 1 0 1 0

X Y X+ Y+ TX TY R F L TV
0 0 0 1 0 1 1 0 0 0
0 1 1 0 1 1 0 1 0 0
1 0 1 1 0 1 0 0 1 0
1 1 0 0 1 1 0 0 0 1
X
Y
0 1
0 0 0
1 1 1

70

TA=X

Contadores con carga y limpieza sincronica.

Ejemplo: Contador de 4 bits


Ck L(Carga) C(Limpiar) Jn Operacin
1 0 0 0 Sin Cambio
1 0 0 1 Incremento de cuenta
1 0 1 X Limpieza A0
1 1 X X Entrada de Carga I
0
I
3

Construir un contador modulo 10 (BCD) utilizando un contador mdulo 16

A
X
0 1
0 0 0
1 1 1
0000 0001 0010 0011 0101
0111 0110
0100
1010 1001 1000
0

71

Metodo Optimo

Contador mdulo 5

1L
Z
CARREY A
0
I
0
A
1
I
1
A
2
I
2
A
3
I
3
I
N
C
CLK
L
1L
0L
CARREY A
0
I
0
A
1
I
1
A
2
I
2
A
3
I
3
I
N
C
CLK
L
0000 0001 0010 0011 0100

1L
CARREY A
0
I
0
A
1
I
1
A
2
I
2
A
3
I
3
I
N
C
CLK
L

72

Construir contadora modulo 1000 con BCD

Diagrama de Bloques para un reloj digital de 12 horas

Otra forma que no me da problemas
Centena Decena Unidad
Contador
BCD
Contador
BCD
Contador
BCD
A
0
A
1
A
2
A
3
CLK
A
0
A
1
A
2
A
3
CLK
A
0
A
1
A
2
A
3
CLK
Contador
BCD
Contador
Modulo 6
Contador
BCD
Contador
Modulo 6 TIMER
Decodificador
BCD a 7 Seg.
1 p.p.s. 1 p.p.m. 1 p.p.h.
A
0
A
1
A
2
A
3
CLK
A
0
A
1
A
2
A
3
CLK
A
0
A
1
A
2
A
3
CLK
A
0
A
1
A
2
A
3
CLK
1L
Decodificador
Binario
1.p.p.h
Tiene un problema pues no
me va a mostrar 10,11,12
sino A,B,C
CARREY A
0
I
0
A
1
I
1
A
2
I
2
A
3
I
3
I
N
C
CLK
L
0L

73

26.- MEMORIA RAM

Definicin.-Significa memoria de acceso aleatorio (ramdom acces memory)
Permite leer o escribir en ella con la misma facilidad ,se emplea en los computadores como
medio de almacenamiento temporal para programas y datos .
La RAM debe tener ciclos de lectura y escritura rpidos para no reducir la velocidad de
operacin de la computadora.
Una caracterstica de la RAM es que pierde la memoria o toda la informacin contenida en
ella si se rompen los suministros de energa.

ARQUITECTURA DE LA RAM

RAM 64 X 4

64 palabras de 4 bits c/u
Decodificador
BCD a 7 Seg.
0L
CARREY A
0
I
0
A
1
I
1
A
2
I
2
A
3
I
3
CLK
L
K
CLK
J Q
1L
0L
Decodificador
BCD a 7 Seg.

RAM

RAM
Mas rpido
Microprocesado
r

74

R /w : es una memoria de capacidad para 64 palabras x 4 bits c/u.
0 = escritura
1 = lectura
cs = 0 habilitador de memoria.

Chip select = 1 memoria de alta resistencia
Si cs = 0 la memoria se habilita para sacar datos o ingresar datos.

Ejemplos de memorias RAM comerciales .

. RAM NMOS:
.indica tecnologa en la cual fue construido
. velocidad de memoria ,tecnologa de construccin
. tiende a tener mayores velocidades de memoria ,mayor seguridad de datos y mayor
rapidez procesando datos

RAM ESTATICA (sram):

Las celdas son esencialmente FF tipo T y estan en tecnologa bipolar y mos.
Dipolar :
Mayor velocidad y mayor consumo de energa
(transistores)
Mos :Menor velocidad y menor consumo de energa ( tecnologa metal oxido transistor).
ciclo de escritura y lectura de una Ram Esttica:


75


76
RAM DINAMICA.-
Ventajas .-
. gran capacidad
.bajo consumo de potencia
. Velocidad de operacin media
Informacin almacenada en pequeos capacitores (mos)
Desventajas.-
.Necesita recarga de las celdas de memoria
. utiliza el multiplexaje de direcciones
Para permitir el paso e las 7 primeras lneas y luego las 7 restantes, usa el multiplexaje
2a1.

27.- AMPLIACIN Y EXPANSIN DEL TAMAO DE LA PALABRA Y LA
CAPACIDAD DE LA MEMORIA.

Expansin de la capacidad

EJEMPLO:
Obtener un modulo de memoria de 32 x 4 usando memoria de
16 x 4.


77

27.1 MEMORIAS DINAMICAS (DRAM)

Las RAM dinmicas se fabrican con tecnologas MOS por su gran capacidad, bajo
requerimientos de consumo de potencia y velocidad de operacin media. Tal como ya
mencionamos, a diferencia de las RAMs estticas, las cuales guardan informacin en FFs,
mientras que las RAMs dinmicas guardan los unos y los ceros como cargas sobre
pequeos capacitores MOS dada la tendencia que estas cargas tienden a fugarse despus de
cierto tiempo, las RAMs dinmicas requiere de la recarga de celdas de memoria,; este
proceso recibe el nombre de refresco de la memoria RAM dinmica. En los cuales cada
microcircuito debe recargarse cada 2, 4 u 8 ms de lo contrario se perder los datos.

Algunos microcircuitos DRAM tienen interconstruida circuitera de control para la seal
de refresco que no requiere hadware externo extra pero requieren de temporizacin
especial para las entradas de control del CI.
Las entradas de direccionamiento en una DRAM tienen que ser manejadas de una manera
ms directa que las SRAM.
Las memorias DRAM tienen mayor capacidad y menores consumo de potencias esto hacen
de la DRAM la mejor opcin en sistemas donde las consideraciones de diseo ms
importantes son de mantener pequeo tanto el tamao como el costo y el consumo de
potencia.

Como consecuencia de su estructura de celda ms sencilla, las DRAMs generalmente
tienen cuatro veces la densidad de las SRAMs. Esto permite colocar cuaatro veces mas
capacidad de memoria sobre una tarjeta de circuito impreso o, en otros trminos, para la
misma cantidad de memoria slo se necesita la cuarta parte del espacio. El costo por bit de
almacenamiento en una RAM dinmica se encuentra entre la cuarta y quinta parte del costo
en las RAMS estticas. Se obtiene un ahorro adicional en el costo debido a los bajos
requerimientos de potencia de la RAM dinmicas que por lo general se encuentran entre un
sexto y la mitad de los correspondientes a la RAM s estticas, y lo que a su vez permite el
uso de frecuente alimentacin ms pequeas y de menor costo.
Las memorias DRAM son utilizadas por su memoria interna principal en
microcomputadoras personales como la IBM, PC, APPLE debido a su gran capacidad y
bajo consumo de potencia,

27.2.- ESTRUCTURA Y FUNCIONAMIENTO DE LA RAM DINAMICA

La arquitectura interna de la RAM dinmica puede visualizarse como una matriz formada
por celdas capaces de almacenar un bit. En nuestro caso observamos una matriz de 128 *
128 donde existen 16384 celdas donde cada celda ocupa una posicin nica regln y
columna, dentro la matriz. Se necesitan catorce entradas para direccionamiento a fin de
seleccionar una de las celdas; los bit Ao hasta A6 selecionan el regln, mientras que A7
hasta A13 seleccionan la columna. Cada direccin de catorce bit selecciona una celda
nica ya sea para lectura o escritura . La figura muestra a un CI DRAM de 16k*1. En la
actualidad en el mercado encontramos disponibles en el mercado CIDRAMs con capacidad
de 4096K*1 (4M*1) y 1M*4. Las DRAMs con palabras de 4 bits son similares a los de la
figura que esbozamos a continuacin excepto que cada posicin dentro de la matriz
contiene cuatro celdas y cada direccin selecciona un grupo de cuatro celdas para la
operacin de lectura y escritura.


78

Entradas de direcciones en columna

A7 A8 A9 A10 A11 A12 A13

Selecciona 1 de 128 columnas
Deco de
Entrada de direcciones en regiones 1 a 128
Deco de 1 a 128

A6
A5
A4

A3 128 reglones
A2
A1
Ao

128 columnas
Selecciona 1 de 128 reglones

A continuacin esbozamos la representacin simblica de memoria dinmica durante la
operacin de escritura se cierran los interruptores de estado slido S1 y S2. Durante una
operacin de lectura todos los interruptores se cierran con excepcin de S1.
Para escribir datos en la celda, las seales que provienen del decodificador de direcciones y
de la lgica de lectura /escritura cierran los interruptores S1 y S2, mientras mantienen
abiertos a S3 y S4. Esto conecta la entrada de datos a C un nivel lgico 1 en la entrada de
datos carga a C, y un nivel lgico 0 lo carga. Despus los interruptores se abren y C queda
descargado del resto del circuito.
Para leer los contenidos en una celda, se cierran los interruptores S2, S3 y S4 mientras que
S1 se mantiene abierto. Esto se conecta a un amplificador de detencin. Este
amplificador compara el voltaje con una referencia para determinar si el nivel lgico
corresponde a 1 o 0 y produce 0V o 5V en la salida de datos. Esta salida tambin esta
conectado a C y refresca el voltaje a travs del capacitor ya sea volvindolo a cargar o
descargndole. En otras palabras, el bit contenido en la celda de memoria se refresca cada
vez que se lee el contenido de esta.


79

S4

DATOS DE ENTRADA
+

S1 S2 S3 -
C Amplificado
de
detencin

Multiplexaje de direcciones
La matriz DRAM de 16K*1 tiene 14 entradas de direcciones. Una matriz DRAM de 64*1
tendr 16 entradas de direcciones. Una DRAM DE 1M *4 necesita 20 entradas para
direccionamiento; una memoria de 4M *1 requiere 22 entradas para direccionamiento.

CAS 11

A7 A8 A9 A10 A11 A12 A13
RAS

Ao
Ao/A7
A1
A1/A8
A2
A2/A9
A3/A10 A3

A4/A11 A4

A5/A12 A5 A
A6/A13 A6

RELOJ

REGISTRO

DE 7 BITS

PARA LAS

DIREC
CIONES
DE
REGIONES
EN

DECODI
FICADO
R DE
DIRECCI
ONES EN
REGION
R/W

ARREGLO DE CELDAS
128*128
ENTRADA DE
DATOS

SALIDA DE DATOS

DECODIFICADOR DE
DIRECCIONES
EN COLUMNA
REGISTRO DE 7 BITS
RELOJ PARA DIRECCIONES
DE COLUMNAS

80
En este grfico observamos la arquitectura interna de este circuito integrado el
mismo que contiene una matriz de celdas dispuestas en 128 reglones y 128
columnas, existe una sola entrada de datos, una sola lnea de salida para datos
y una entrada de R/W. Tambin existe siete entradas para direcciones y cada
una tiene una doble funcin, as mismo incluye dos entradas de seleccin para
sincronizar las direcciones de regln y columna en los correspondientes
registros que se encuentran sobre el CI.

La seal de seleccin de regln RAN__almacenan al registro de 7 bits
correspondientes a las direcciones de regln, mientras que la seal de
seleccin de columna CAS__ almacena el registro de 7 bits asociado con las
direcciones de columna.

En el grfico a continuacin la direccin de 14 bits se enva a la DRAM en
dos pasos, utilizando para ellos las seales RAS__ y CAS__. Inicialmente
RAS__ y CAS__ se encuentran el estado ALTO. El tiempo no se aplica en
las entradas de direcciones los 7 bits que corresponden que corresponden a la
direccin del regln Ao a A6, despus de esperan el tiempo establecido (trs)
para el registro de direcciones de regln, la seal RAS__ cambia a t1 hacia el
nivel bajo. La TPN carga la direccin del regln de registro de direcciones,
por lo que ahora Ao a A6 aparecen en la entrada del decodificador de
reglones. El nivel bajo de RAS__ tambin habilita este decodificador para que
pueda decodificar las direcciones de regln y seleccionar uno de los reglones
de la matriz.

En t2 se aplica las entradas para direcciones la direccin de 7 bits
correspondiente a la columna. En t3 la entrada CAS__ cambia hacia el nivel
bajo para cargar la direccin de la columna hacia el registro de direcciones de
la columna. CAS__ tambin habilita el decodificador de columna para que
este pueda decodificar la direccin de columna y seleccionar una columna de
la matriz.

En este punto las dos partes de la direccin se encuentra en sus respectivos
registros, y los decodificadores los han decodificado para seleccionar las
celdas que corresponde a las direcciones de columna y regln, por lo tanto se
puede realizar la operacin de lectura o escritura sobre esa celda, al igual que
una RAM esttica.


81

Usaremos el 4116, una DRAM de 16K x 1, para ilustrar la idea del multiplexaje de
direcciones. En la figura (a) se encuentra un diagrama simplificado de la arquitectura interna
de este CL' El CI contiene una matriz de celdas dispuestas en 128 renglones y 128 columnas.
Existe una sola lnea de entrada de datos, una sola lnea de salida para datos y una entrada R
/ W. Tambin existen siete entradas para direcciones y cada una tiene una doble funcin
{por ejemplo A
0
/A
7
funcionar como A
a
y A
7
). Asimismo, se incluyen dos entradas de
seleccin para sincronizar las direcciones de rengln y columna en los correspondientes
registros que se encuentran sobre el CI. La seal de seleccin de rengln RAS almacena el re-
gistro de 7 bits correspondiente a las direcciones de rengln, mientras que la seal de seleccin
de columna CAS almacena el registro de 7 bits asociado con las direcciones de columna.
En un sistema de cmputo representativo, las entradas de direcciones para el sistema de
memoria provienen de la unidad central de procesamiento (CPU, por sus siglas en ingls).
Cuando la CPU desea accesar una localidad de memoria en particular, genera la direccin
completa y despus la coloca sobre las lneas que forman el canal de direcciones. En la figura
siguiente ilustra lo anterior para una memoria que tiene una capacidad de 16K


82
palabras y que, por tanto, requiere un canal de direcciones con 14 lneas, que vaya desde la
CPU hacia la memoria.

Esta combinacin funciona tanto para una ROM como para una RAM esttica, pero tiene
que modificarse para una DRAM que utiliza multiplexaje de direcciones. Si la memoria es
DRAM, entonces slo tendr 7 entradas para direcciones. Esto significa que las 14 lneas de
direcciones que forman el canal de direcciones de la CPU, debern ser alimentadas hacia un
circuito muhiplexor que slo transmita a la vez 7 bits de la direccin hacia las entradas de
direcciones de la memoria. Lo anterior se muestra de manera simblica en la figura
siguiente (b). La entrada de seleccin del multiplexor, sealada en la figura como MUX,
controla qu lneas de direcciones, A^zA^oA^A^ estarn presentes en las entradas de
direcciones para la DRAM. La temporizacin de la seal MUX tiene que estar sincronizada
con las seales RAS y CAS que envan las direcciones hacia la DRAM. Esto se muestra en la
figura 11-34. MUX tiene que estar en el nivel BAJO cuando RAS cambie hacia el nivel BAJO,
para que las lneas A a A
t
que vienen de la CPU alcancen las entradas para direcciones de la
DRAM y de este modo


83

Sean retenidas cuando ocurra la TPN de RAS- De la misma manera, MUX tiene que
estar en el nivel ALTO cuando CAS cambie hacia el nivel BAJO para que/4
7
a A
[3
que
vienen de la CPU alcancen las entradas para direcciones de la DRAM y de este modo
sean retenidas cuando ocurra la TPN de CAS.

27.3 CICLOS DE LECTURA Y ESCRITURA EN DRAM
La temporizacin de las operaciones de lectura y escritura de una DRAM es mucho
ms compleja que la de una RAM esttica, por lo que existen muchos requerimientos
crticos de temporizacin que el diseador tiene que considerar. En este punto, es
probable que una discusin detallada de dichos requerimientos cause ms confusin
que mayor informacin. En consecuencia, esta seccin se concentra sobre la secuencia
de temporizacin bsica para las operaciones de lectura y escritura de un sistema
representativo de DRAM, como el que (b).
Ciclo de lectura de Una DRAM La figura (C) muestra la actividad tpica de las seales
que se presentan durante una operacin de lectura. Se supone que durante todo el
tiempo que dure la operacin, la seal R / W se encuentra en un nivel ALTO. La
siguiente es una descripcin, paso por paso, de los eventos que se presentan en los
instantes sealados en el diagrama.
: MUX cambia hacia el nivel BAJO para aplicar los bits correspondientes a la
direccin
del rengln (A
0
a A^ en las entradas de direcciones de la DRAM.
,: RAS cambia hacia el estado BAJO para cargar en la DRAM la direccin del
rengln


84

figura

t
2
: MUX cambia hacia el estado ALTO para colocar la direccin de la columna (A
7
a A
l}
) en
las entradas para direcciones de la DRAM.
t,: CAS cambia hacia el estado BAJO para cargar en la DRAM la direccin de la columna,
t: La DRAM responde colocando un dato vlido, mismo que proviene de la celda de
memoria seleccionada, sobre la lnea de DATO SAL.
.t
s
: MUX, "RAS, CAS y DATO SAL vuelven a sus estados iniciales.
Ciclo de escritura en una DRAM La figura (D) ilustra la actividad tpica de seales
durante una operacin de escritura. A continuacin se proporciona una breve descripcin de
la secuencia de eventos.

85
t
0
: El nivel BAJO de MUX coloca en las entradas de la DRAM la direccin correspondiente
al rengln.
t : La TPN de RAS alimenta la direccin del rengln dentro de la DRAM, t: MUX cambia
hacia el nivel ALTO para colocar en las entradas para direcciones de la DRAM la direccin
correspondiente a la columna. t,: La TPN de CAS retiene en la DRAM la direccin de la
columna, t : Los datos que van a escribirse en a memoria, se colocan sobre la lnea DATO
ENT. 1
3
: R / W se lleva hacia el nivel BAJO para escribir el dato en la celda de memoria
seleccionada.
t
6
: Se retira de DATO ENT el dato de entrada. t
7
: MUX, RAS,.CAS, R/W
regresan a su estado inicial.

figura (D)

27.4.- REFRESCO DEL CONTENI DO DE LA RAM
Una celda DRAM se refresca cada vez que se realiza una operacin de lectura en la celda.
Las celdas tienen que refrescarse de manera peridica (por lo general, cada 4 ms) o de lo
contrario pierden el dato que almacenan. Sera en extremo difcil, sino imposible, cubrir este
requerimiento en las DRAMs de alta capacidad.


86
Cada vez que se lleve a cabo una operacin de lectura en una celda, se regeneren
todas las celdas que se encuentran en el mismo rengln. Por tanto, slo es necesario
efectuar una operacin de lectura en cada rengln de la matriz DRAM, cada 4 ms,
para tener la certeza de que cada celda de la matriz queda regenerada ("refrescada").
Referente otra vez a la estructura de 128 x 128 de la figura (D), esto significa que cada
vez que se efecta una operacin de lectura en cualquier rengln, por ejemplo, rengln
1001011, se regeneran las 128 celdas de ese rengln. "Est claro que esta caracterstica
de regeneracin por rengln facilita tener regeneradas las celdas de la DRAM.-Pero,
durante el funcionamiento normal del sistema durante el cual funciona la DRAM, es
poco posible que se pueda efectuar una operacin de lectura en cada rengln de la
DRAM dentro del lmite de tiempo requerido para la regeneracin. Por tanto, se
necesita alguna clase de lgica de control de la regeneracin ya sea en el exterior del
microcircuito de la DRAM o como parte de los circuitos internos. En cualquier caso,
hay dos modos de regeneracin: una
1
regeneracin por rfaga, y una regeneracin
distribuida.
En el modo de regeneracin por rfaga, se suspende el funcionamiento normal de la
memoria y se regenera, en forma sucesiva, cada rengln de la DRAM hasta que se han
regenerado todos. En el modo de regeneracin distribuida, la regeneracin de renglones
va intercalada en el funcionamiento normal de la memoria.
El mtodo ms comn para regenerar o refrescar una DRAM es la regeneracin slo
de RAS. Para efectuarla, se aplican seales estroboscopias para formar una direccin
en el rengln de direccin con RAS, mientras que CAS y R/ W permanecen ALTAS.
En la figura (e) se ilustra este ciclo. Se emplea la regeneracin slo de RAS para la
regeneracin por rfagas de una DRAM de 16K. Se utiliza un contador de
regeneraciones para suministrar direcciones de rengln de 7 bits a las entradas de
direccin de la DRAM a partir de 0000000 (rengln 0). A RAS se le aplican pulsos para
ponerla BAJA a fin de cargar esta direccin en la DRAM y con ello se regenera el
rengln 0. Se incrementa el contador y se repite el proceso hasta llegar a la direccin
1111111 (rengln 127). La regeneracin completa por rfaga requiere alrededor de 50
/xs.
Aunque la idea de utilizar el contador de regeneracin parece muy fcil, se debe tener en

figura (e)

RAS

Direccin REGLON 0 REGLON 1 REGLON 2

El 3242 ofrece una salida de direccin de multiplexada de 7 BIT que conectar a las
entradas de direcciones de la DRAM. El 3242 tambin toma la direccin de 14 bits que
enva la CPU y la multiplexa hacia las direcciones de regln y columna que se emplea
cuando la CPU efecta una operacin lectura o una de escritura sobre la DRAM los niveles
lgicos aplicados a la entrada HABILITACION DE REFRESCO Y HABILITACION DE
REGLON, determinan qu direcciones de 7 bits aparecer en las salidas del controlador
esto observamos en la figura (f)

87

Direcciones multi
plexadas SAL DATO

Habilitacin de refresco
Habilitacin de regln

Conteo

RAS

CAS

R/W

En muchas aplicaciones de memoria capacidad de almacenamiento requerido en RAM o ROM
o bien el tamao de la palabra no puede ser satisfecha por un microcircuito de memoria. En
cambio, varios circuitos integrados de memoria pueden combinarse para ofrecer la capacidad
y el tamao de palabra deseados. Observaremos cmo se hace esto a travs de varios ejemplos
que ilustran todos los conceptos importantes que se necesitarn cuando se conecten los circui-
tos integrados de memoria con un microprocesador. Los siguientes ejemplos estn destinados
a que sean instructivos, los tamaos de microcircuito que se emplean se escogieron para aho-
rrar espacio. Las mismas tcnicas que se presentan, se pueden ampliar (extender) para
microcircuitos desmemoria ms grandes.
27.5.-EXPANSIN DEL TAMAO DE LA PALABRA
Suponga que necesitamos una memoria que pueda almacenar 16 palabras de ocho bits y
todo lo que se tiene son circuitos RAM que se disponen como memorias de 16 x 4 con
lneas de E/S comunes. Podemos combinar dos de estos circuitos integrados de 16 x 4 para
producir la memoria que se busca. La configuracin para realizar esto se muestra en la
figura (g). Examine este diagrama cuidadosamente y vea qu puede indagar de l antes de
seguir leyndolo.
Como cada circuito puede almacenar 16 palabras de 4 bits y deseamos almacenar 16
palabras de 8 bits, utilizamos cada uno para almacenar la mitad de cada palabra es decir, 1a
RAM-0 almacena los cuatro bits de orden superior de cada una de las 16 palabras y la RAM-1
almacena los cuatro bits de orden inferior de cada una de las 16 palabras. En las salidas de la
RAM conectadas al canal de datos se dispone de una palabra completa de 8 bits.

(14)
A13

A0

Controlador
de DRAM
3242
(7)
DRAM
16K*1
A6/A13

A0/A13

4116
CO
NT
AD
OR
DE
7
BI
TS

88

figura (g)

Cualquiera de estas 16 palabras se selecciona mediante la aplicacin del cdigo de direccin
adecuado al canal de direcciones de cuatro lneas. Las lneas de direccin generalmente se
original en la CPU. Observe que cada lnea del canal de direccin est conectada a la
correspondiente entrada de direccin de cada circuito. Esto significa que una vez que un
cdigo de direccin se coloque en el canal de direcciones, este mismo cdigo se aplicar a
ambos circuitos de manera que se tenga acceso a la misma localidad en cada circuito al
mismo tiempo.
Una vez que se selecciona .a direccin, podemos leer o escribir esta direccin con el control
de la lnea K / W y CS. Para leer, R/W debe estar en alto y CS debe estar en bajo. Esto
ocasiona que las lneas de E/S de la RAM acten como salidas. La. RAM-0 coloca su


89
palabra de 4 bits seleccionada en las cuatro lneas superiores del canal de datos y la RAM-1 las
coloca en las cuatro lneas inferiores del mismo canal de datos. As, el canal de datos contiene
la palabra seleccionada de 8 bits, la que ahora puede transmitirse hacia otro dispositivo (gene-
ralmente, un registro deja CPUl.
Para escribir, R/W - O r CS - O provocan que as lneas de E/S de la RAM acten como
entradas. La palabra de 8 bits a ser estricta se coloca sobre el canal de datos, (lo que en
general hace la CPU). Los 4 bits ms altos se escriben en la localidad seleccionada de la RAM-
0, mientras que los 4 ms bajos se criben en la RAM-1.
En esencia, la combinacin de las dos RAMs, acta como una sola memoria de 16k*8, la
misma que es ideal para extender el tamao de la palabra.

27.6.-EXPANCIONES DE LA CAPACIDAD

Supongamos que necesitamos una memoria que pueda almacenar 32 palabras de 4 bits y
todo lo que tenemos son circuitos de 16*4 combinando dos chips 16*4 como vemos en la
figura (h)


90


91

SOLUCION

Una capacidad de 32K requiere 16 PROMs. Par seleccionar un de las 16 PROMs, se
necesita un decodificador de 4 a 16 lneas. Cuatro lneas de direcciones (AB
tv
AS
u
AB
r
,
AB) se conectarn a la entrada de este decodificador. Las lneas de direcciones AB
n
iB.
se conectan a las entradas para las direcciones de cada una de las 16 PROMs. Por
consiguiente, se usa un total de 15 lneas de de direccin.
COMBINACIN DE VARIAS DRAM
Los CI DRAM generalmente vienen con tamaos de palabras que van desde 1 a 4 bus
por lo que es necesario el combinar varias de ellas para formar mdulos cuyo tamao de
palabra sea mayor.
Para utilizar estos CI en sistema de cmputo que requieren de palabras con un t5 de
ocho a 16 bits, es necesario combinar varios de ellos en una forma que es similar a la
utilizada para combinar RAM esttica y ROM.
La figura (j) muestra cmo combinar ocho microcircuitos DRAM Inte! 21256 para
formar un mdulo 256K x 8. Cada microcircuito 11256 tiene una capacidad de 256K x
1.

Hay algunos aspectos importantes que se deben tener en cuenta. Primero, dado que
256 - 2", el microcircuito 21256 tiene nueve entradas ci direccin; recuerde que en i as
DRAMs se emplean entradas de direccin multiplexadas. El multiplexor de direcciones
recibe el canal de direcciones de 18 lneas de la CPU y lo cambia a un canal de direccin
de nueve lneas para los microcircuitos de DRAM. En segundo lugar, las entradas RAS,
CAS y WE de los ocho microcircuitos estn conectadas entre s de modo que en cada
operacin de memoria se hagan funcionar todos los microcircuitos al mismo tiempo.
Asimismo, recuerde que el 21256 tiene circuitos de control integrados para
regeneracin, por lo que no se necesita un controlador externo para DRAM.

Combinacin de varias DRAM

Los CI DRAM generalmente vienen con tamaos de palabras que van desde 1 a 4 bits por
lo que es necesario el combinar varias de ellas para formar mdulos cuyo tamao de
palabra sea mayor.
Para utilizar estos CI en sistema de cmputo que requieren de palabras con un tamao de 8
a 16 bits, es necesario combinar varios de ellos en una forma que es similar a la utilizada
para combinar RAM esttica y ROM.

La figura muestra como combinar 8 microcircuitos DRAM Intel 21256 para formar un
mdulo 256K x 8.


92

27.7.- FUNCIONES ESPECIALES DE LA MEMORIA
Hemos visto que las memorias RAM y ROM se emplean como memoria interna de alta
velocidad en las computadoras que tienen comunicacin directa con la CPU (por ejemplo,
microprocesadores). En esta seccin describimos brevemente algunas de las funciones
especiales que las memorias de semiconductores efectan en las computadoras y otros
equipos y sistemas digitales. En esta descripcin no se pretende dar detalles de cmo se
implantan (ponen en accin] estas funciones, sino slo presentar las deas bsicas.

Almacenamiento con corriente interrumpida

En muchas aplicaciones, la volatilidad de la RAM de semiconductores puede significar la
perdida de datos crticos cuando se interrumpe la corriente para el sistema.

93
Hay cierto nmero de mtodos para obtener el almacenamiento de datos crticos en
situaciones de interrupcin de electricidad. En un mtodo, todos los datos crticos durante
el funcionamiento normal del sistema se almacenan en una RAM que puede recibir
potencia de bateras para respaldo cuando se interrumpe el suministro elctrico.

Un segundo mtodo permite almacenar todos los datos crticos del sistema en una
memoria instantnea no voltil. Esto tiene la ventaja de no necesitar pilas de respaldo, y
por ello no presenta el riesgo de prdida de datos incluso durante interrupciones largas de
corriente.
Pero en la memoria instantnea no se pueden cambiar los datos con la misma facilidad que
en una RAM esttica.

En un tercer mtodo, en la CPU se almacenan todos los datos en una RAM voltil de alta
velocidad, durante el funcionamiento normal del sistema. Cuando se interrumpe la
corriente, la CPU ejecuta un breve programa con corriente interrumpida (de la ROM)que
transfiere datos crticos de la RAM del sistema hacia cualquier mtodo CMOS RAM con
apoyo de pilas o una memoria instantnea no voltil.

En cualquier caso, cuando se reanuda la corriente, la CPU ejecuta un programa (de la
ROM), que transfiere los datos crticos desde la memoria de almacenamiento con respaldo
hasta la RM del sistema, de modo que el sistema pueda reanudar el funcionamiento en el
lugar en que estaba cuando se interrumpi la corriente.

Memoria Cach

Para muchos sistemas no resulta econmico utilizar memorias internas de alta velocidad.
En lugar de ello, los diseadores utilizan un bloque pequeo de memoria cach de alta
velocidad que podra contener, por ejemplo, 512 palabras. Este bloque de memoria cach
es el nico que contiene comunicacin directa con la CPU a alta velocidad; las
instrucciones y datos del programa se transfieren desde las memorias internas, menos
costosas, a la memoria cach cuando la CPU las necesite. El buen xito de la memoria
cach depende de muchos factores complejos y en algunos sistemas no se obtienen
beneficios con su uso.

Memoria de primero en entrar, primero en salir (FIFO)

En este tipo de sistema de memoria, los datos que estn escritos en la zona de
almacenamiento de la RAM se leen en el mismo orden en que se escribieron. Es decir, la
primera palabra escrita en el bloque de memoria es la primera que se lee en ese bloque; de
ah viene el nombre de primero en entrar, primero en salir. Este concepto se ilustra en la
figura.

En la parte (a) se muestra la secuencia de escribir tres bytes de datos en el bloque de la
Memoria y en la parte (b) se ilustra la secuencia de lectura de los datos del bloque FIFO.


94

La operacin de FIFO se controla con registros especiales apuntadores de direccin, que
llevan el control de dnde se escriben los datos y dnde se va a leer.
Una FIFO es til como memoria intermedia de velocidad de transmisin de datos, entre
sistemas que transfieren la informacin con velocidades muy distintas.
Una FIFO tambin se puede utilizar como memoria intermedia (buffer) de velocidad de
datos entre un dispositivo lento, tal como el teclado y una computadora de alta velocidad.
En este caso, la FIFO acepta los datos del teclado a baja velocidad y los almacena; luego,
la PC puede leer los datos almacenados por el teclado a alta velocidad. De esta forma, la
computadora puede efectuar otros trabajos mientras la FIFO lentamente se llena con los
datos.


95
27.8.- DETECCIN DE FALLAS EN SISTEMAS DE RAM

Todas las computadoras utilizan memoria RAM. Adems, muchas de las que se utilizan
con diversos propsitos as como aquellas especializadas (como los controladores basados
en microprocesadores y las computadoras que se emplean para el control de procesos) usan
alguna forma de ROM. Una falla de cualquiera de las celdas puede ser la causa de la falla
completa del sistema o de un funcionamiento poco confiable. La prueba y deteccin de
fallas en sistemas de memoria implica el uso de tcnicas que a menudo no se emplean para
otras partes de un sistema digital. Dado que los sistemas de memoria estn formados por
miles de circuitos idnticos que actan como celdas de almacenamiento, cualquier prueba
de su operacin debe contemplar la verificacin, con objeto de determinar con exactitud
qu partes trabajan y cules no.

Conozca la operacin Utilizaremos como ejemplo el sistema de memoria RAM de la
figura.

96

La capacidad total es de 4kx8 y esta formado por cuatro mdulos RAM de 1kx8. Cada
mdulo est conectado a la CPU por medio de los canales de direcciones y datos, y por la
lnea R/W, tambin estos comparten las mismas lneas de entrada y salida. La combinacin
formada por el decodificador 74LS138 y la compuerta OR con cuatro entradas, decodifica
las seis lneas correspondientes a la parte ms significativa de la direccin para generar con
ello las seales de seleccin del circuito 0 K 1 K 2 K y 3 K . Estas seales habilitan un
mdulo especfico de RAM para una operacin de lectura o escritura.


97

Ejemplo 1

Suponga que la CPU lleva a cabo una operacin de lectura de la direccin 06A3 (hex).
Cul es el mdulo, si es que lo hay, de dnde se esta leyendo el dato?

Solucin

Primero se escribe la direccin en binario.

A
15
A
14
A
13
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0

0 0 0 0 0 1 1 0 1 0 1 0 0 0 1 1

Usted deber poder verificar que los niveles presentes en las lneas A
15
a A
10
activarn la
salida 1 K del decodificador para seleccionar con ello el mdulo 1 de la RAM. El mdulo
decodifica internamente las lneas de direccin A
9
a A
0
para seleccionar la localidad cuyo
dato ser colocado en el canal de datos.

Ejemplo 2

Determine el rango de direccin correspondiente a cada uno de los mdulos de la figura
anterior.
Cada mdulo almacena 1 024 palabras de ocho bits Para determinar las direcciones de las
palabras almacenadas en cualquier mdulo, comenzamos determinando las condiciones del
canal de direcciones que activan la entrada de seleccin de! circuito del CI. Por ejemplo, el
mdulo 3 ser seleccionado cuando la entrada del decodificador K se encuentre en el nivel
BAJO (figura 11-4]. Ahora bien, K es BAJO cuando CBA - Ol, Al seguir en
retrospectiva las lneas de direcciones A
a
i A
a
de la CPU, vemos que el mdulo 3 ser
habilitado cuando la siguiente direccin se encuentre sobre el canal de direcciones:

A
15
A
14
A
13
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0

0 0 0 0 1 1 x x x x x x x x x x

Las x's bajo los encabezados A
9
hasta A
0
indican condiciones "no importa' debido a que
estas lneas de direcciones no son utilizadas por el decodificador para seleccionar el
mdulo 3. Las lneas A
9
hasta A
0
pueden representar cualquier combinacin desde
0000000000 a 1111111111, dependiendo de la palabra a la que se desea tener acceso en el
mdulo 3. Es as como el rango completo de direcciones para el mdulo 3 est
determinado primero utilizando slo ceros y despus slo unos para las x's.

A
15
A
14
A
13
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0

0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0C00
16

0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0FFF
16

Finalmente, lo anterior nos da el rango OCOO hasta OFFF corno el rango de direcciones
en hexadecimal almacenada en el mdulo . Cuando la CPU coloca cualquier direccin que
se encuentre dentro de este rango sobre el canal de direcciones, slo ser habilitado el
mdulo 3 para operaciones de lectura o escritura, lo cual depende del estado R / W.

98

Se puede utilizar un anlisis similar para determinar el rango de direcciones para los dems
mdulos RAM. Los resultados son:
Modulo-0:0000-03FF
Modulo-0400-07FF
Modulo-2:0800-0BFF
Mdulo-3:0C00-0FFF

Prueba de la lgica de decodificacin

Se puede hacer esta prueba con el circuito RAM (figura anterior) mediante tcnicas que se
emplean en circuitos combinacionales. La decodificacin puede probarse aplicando seales
tanto a las seis lneas que corresponden a la parte ms significativa de las direcciones y a
2
| , y observando las salidas del decodificador. Para hacer lo anterior primero debe ser
posible desconectar la CPU de las lneas que llevan estas seales. Si la CPU es un CI que
se inserta en una base, entonces solo basta con removerlo de su lugar.
Una vez que la CPU est desconectada usted proporciona con un circuito externo las
seales A
10
A
15
y
2
| para llevar a cabo una prueba esttica, utilizando para cada seal
interruptores operados en forma manual, o una prueba dinmica, mediante el uso de algn
tipo de contador para generar y repetir los cdigos correspondientes a varias direcciones;
se puede verificar la respuesta presente en las lneas de salida del decodificador.

Prueba del sistema complejo de RAM

Los mtodos ms comunes para probar la operacin de todo el sistema de RAM implican
primero la escritura de patrones conocidos de unos y ceros en cada localidad
de memoria y despus la lectura de stos para verificar que en las localidades se
encuentran almacenados los patrones correctos. Si bien existen muchos patrones que
pueden utilizarse, uno de los ms empleados es el patrn del tablero de damas.
Ninguna prueba de memoria puede detectar todas las posibles fallas de la RAM con un
100% de exactitud, aunque sta muestre que se puede leer o guardar un uno o cero en cada
celda. Por esta razn, si un sistema de RAM pasa la prueba del tablero de damas, usted

99
puede concluir que probablemente est en buenas condiciones; si la prueba falla, entonces
definitivamente tiene una falla.

27.9.- PRUEBAS DE ROM

La lgica de decodificacin de la ROM se puede probar de la misma manera ya descrita en
la seccin anterior para el sistema de RAM. Sin embargo, los CIs ROM deben probarse de
una manera diferente a la utilizada para los CIs RAM debido a que no podemos escribir
patrones en la ROM y despus volverlos a leer, como sucede con la RAM. Existen varios
mtodos para verificar el contenido de un CI ROM.
En uno de ellos, la ROM se coloca en una base en un instrumento especial que, por lo
general, est controlado por un microprocesador. Este instrumento se puede programar
para cualquier localidad de la ROM e imprimir un listado con el contenido de cada
localidad. Entonces el listado puede compararse con lo que se supone contiene la ROM.
En un enfoque ms eficiente, el instrumento de prueba tiene los datos correctos
almacenados en su propio CI ROM de referencia. El instrumento se programa para que lea
el contenido de cada localidad de la ROM bajo prueba y lo compare con el contenido de la
ROM de referencia. Este enfoque, claro est, requiere la disponibilidad de una ROM de
referencia ya programada.
El tercer enfoque hace uso de una verificacin por suma total. Este es un cdigo especial
que se coloca en la ltima o en las dos ltimas localidades del CI ROM cuando est
programado. A medida que el instrumento le los datos de cada localidad de la ROM, los
sumar y desarrollar su propia suma total. Despus compara su suma total calculada con
el contenido de las dos ltimas localidades y deben concordar, de no ser as entonces
definitivamente existe un problema en la ROM bajo prueba.
La idea de verificacin por suma total se ilustra en la figura (a) para una pequea ROM.
(b) muestra el dato que podra leerse de una ROM defectuosa y que originalmente fue
programada con los datos de la parte (a) de la figura.

Figura Mtodo de la comprobacin de la suma total para una ROM con datos correctos;
(a) ROM con datos correctos; (b) ROM con error en los datos.

Direccin Dato Direccin Dato

000 00000110 000 00000110
001 10010111 001 10010111
010 00110001 010 00110001
011 11111111 011 11111110 error
100 00000000 100 00000000
101 10000001 101 10000001
110 01000110 110 01000110
111 10010100 111 10010100

Suma total Suma total
(a) (b)


100

64 X 4 usando memoria de 16 x 4


101

DISEAR UN MODULO DE MEMORIA 32 X 8 USANDO MEMORIA DE 16X4 CON
CS 1 Y CS 2.

El siguiente diagrama de tiempos representa las seales de control para un MUX para el
RAS y el CAS de una memoria RAM dinmica disear el circulo secuencial que permita
obtener las entradas de control.

Un sistema microprocesado utiliza un sistema de memoria en el cual los primeros 4k son
usados para la memoria del programa y los restantes 16 k son usados para memoria de
datos ( por memoria de programa se entiende un programa prealmacenado que controlara
el funcionamiento del sistema microprocesado.


102

DISEE ESTE SISTEMA DE MEMORIA:

1L
ADD13
ADD14
A0 D0
A1
A2
D1
A3
A4
D2
A5
A6
D3
A7
A8
D4
A9
A10
D5
A11
D6
CE
D7
AD0
AD1
D0
AD2
AD3
AD4
D1
AD5
AD6
AD7
D2
AD8
AD9
AD10
D3
AD11
AD12
D4
D5
D6
CS
D7
AD13


103

ADD14 ADD13 ADD12 ADD11 ADD10 ADD9 . . . ADD0
0 0 0 0 0 0 0
4K 0 0 0 1 1 1 1
1 0 1 0 0 0 0
16K 1 1 0 0 0 0 0
1 1 1 1 1 1 1

La figura muestra un contador que se utilizo para ayudar a generar formas de ondas de
control, determine las formas de onda de control suponiendo que todos los FF estan en alto
inicialmente. La frecuencia del reloj es de 1 KH por segundo.

1L
D k
D
CLK
J
C k
C
CLK
J
B k
B
CLK
J
A k
A
CLK
J
1L
Control 1
Control 2
1
X
X
J
CLK2
K
R
E
S
Y
S
J
CLKy
K
D
C
B
A
D
C
B
A
1 KHz

104

y

Ck

A

B

B

C

D

D

Ck2

Res

X

DETECTOR DE MENSAJES

PARALELO
A
SERIAL
SERIAL
A
PARALELO
MODEM MODEM
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7

105

CONTADOR UP/DOWN

PILA DE MEMORIA DE HASTA 16 LOCALIDADES

1) FIFO

MODO DE ESCRITURA

Direccion 0000
0001
0010

MODO DE LECTURA

0010
0001
0000

1) LIFO

MODO DE ESCRITURA

Direccion 0000
0001
0010

MODO DE LECTURA

0000
0001
0010

CONTADOR
UP/DOWN
4 bits
UP/DOWN=1L
A
UP/DOWN
B
Ck
C
D
C
L
0
1
2

1L

106

PILA FIFO

28.- CONTROL DE ERRORES UTILIZANDO EL BIT DE PARIDAD0

CONTADOR
UP/DOWN
4 bits
R/W
D
A
B
C
DATOS QUE VAN A
ENTRAR/SALIR
(0) ESCRIBIR
(1) LEER
A
UP/DOWN
B
Ck
C
D
C
L
A3
A0
A4
D0
A5
A1
A6
D1
A7
A2 D2
R/W
D3
C
S
D4
D5
D6
D7

CONTADOR
ASCENDENTE
4 bits
1L
A0
A1
A2
A3
R/W (pulso)
CS'
A
B
Ck
C
D
C
L
A0 D0
A1 D1
A2
A3
D2
R/W
D3
CS
D4
D5
D6
D7
Q J
Clk
K
I0 D
I1 C
I2
I3
B
A
latch
X Bit de Paridad
Ck
DETECTOR
DE
PARIDAD

107

+S -S Bit de paridad
+ +
Datos: 1 0 0 1 0 0 0 0

Si en el bit de paridad tenemos:
1 = El numero de unos es impar
0 = El numero de unos es par

A X A
+
Z J
A
K
A
0 0 0 0 0 X
0 1 1 1 1 X
1 0 1 1 X 0
1 1 1 0 X 1

A
X
0 1
0 0 X
1 1 X

A
X
0 1
0 0 1
1 1 0

X
Z
A JA
A
CLK
KA
A
X
0 1
0 X 0
1 X 1
0
S0
Par
1
S1
Impar
0/0
0/1
1/1
1/0
J
A
= X
K
A
= X
Z = AX

108
Paquetes
Por ser diferente (Error)
P
0
P
1
1
0 11110110 0 1110010 0 11110110 0 1111010

Transformar un Flip-Flop J-K a un Flip-Flop tipo D

D Q Q
+
J K
0 0 0 0 X
0 1 0 X 1
1 0 1 1 X
1 1 1 X 0

J = D K=D

29.- REPRESENTACIN DE DATOS

dato
Memoria informacin de control
Informacin binaria Datos
Registro del procesador o bit
Informacin de control o
Grupo de
bits

Q J
Q
CLK
K
D
Q
0 1
0 0 1
1 X X
D
Q
0 1
0 X X
1 1 0

109
INFORMACIN DE CONTROL.- Especifica la secuencia de seales de comando
necesarias para compilar los datos en otros registros.

DATOS.- Nmeros y otra informacin en cdigo binario sobre las que se realizan
operaciones para conseguir los resultados computacionales requeridos.

Ejemplo:

A = C*B

110 01111001 11110111 11101100
*
Inf. de contra Dato1 Dato2 Destino

Tipo de datos :

1).- Nmeros: que se utilizan para hacer clculos aritmticos
2).- Letras del alfabeto: que se utilizan para procedimientos de datos.
3).- Otros smbolos discretos: que se utilizan para propsitos especficos.

Todos los tipos de datos excepto los nmeros binarios, se representan en los registros de la
computadora en forma de cdigo binario.

REPRESENTACIN ALFANUMERICA

26 letras
10 nmeros
$ ,+ ,= ,/ ,.

64 caracteres 6 bits

A 100 0001 b 41h
B 100 0010 b 42h
.
Procesador
Binario
Dec
Bin
Bin
Dec
S. Decimal S. Decimal
Sistema ASCII representa 7 bits
128 caracteres

American Standar Code for Information Intrechange

110
.
.
I 100 1001 B 49H
J 100 1010 B 4AH
.
.
.
Z 101 1010 B 5AH
.
.
0 011 0000B 30H
1 011 0001B 31H
2 011 0010B 32H
.
.
espacio 0100000B 20H
. 0101110B 21H
( 0101000B 28H
Representacin punto flotante
Fraccion Exponente
2001 +03
000011(6 bits)

Representacin de punto fijo.-
Nmeros binarios

Bit magnitud (n bits)
Signo

Bit de signo = 0 # positivos
Bit de signo = 1 # negativo

Nmeros positivos.-

Una sola representacin:
14d = 0 0001110

bit de signo
magnitud (7 bits)
Nmeros negativos.-

Representacin de magnitud y signo.
-14d = 10001110


111
Representacin de complemento a 1
-14d = 1 1110001

Representacin de complemento a 2
-14d = 1 1110010

REPRESENTACIN EN PUNTO FLOTANTE (nmeros fraccionarios)

0,6 = 6 * 10
m * r
e
m * 2
e
0,6d = 2
-1
, 2
-2
, 2
-3
, 2
-4
, 2
-5
, 2
-6
, 2
-7

0,6d=0,10 0 1 1 0 1 bin

COPROCESADOR MATEMTICO.- Encargado de realizar as operaciones punto flotante.

EMULADOR DE COPROCESADOR.- Software encarado de realizar operaciones en punto
flotante.
COPROCESADOR MATEMTICO BUILT IN

OTROS CODIGOS BINARIOS

CODIGO GRAY.- Es un cdigo binario de numeracin y para numeracin
El cdigo binario o gray se utiliza en ocasiones para datos convertidos a digitales. La
ventaja del cdigo gray sobre los nmeros binarios directos es que solo cambia un bit
conforme avanza de un numero al siguiente.

0 0000
1 0001
2 0011
3 0010
.
.
OTROS CODIGOS ALFANUMERICOS
EBCDIC
EXTEND BCD INTERCHANGE CODE
Utiliza 8 bits para cada caracter y un bit para paridad
Dimensionar una memoria RAM para almacenar los siguientes datos.

10000 carcter ASCII 8bit/carcter =80000
8000 digitos hexa 4bit/1dig hexa =32000
4000 digitos BCD 4bit/1dig hexa =160000

128000

112

m * 8 = 131000
2^17 =131000 m=131000 = 16k

8
memoria 16k * 8

30.- MICROPROCESADORES

Es la construccin en un solo chip de la unidad de corrimiento aritmtico logica
(ALU),conjuntos de registros, un sistema de bases internos, un sistema de control,
memoria RAM, unidades de entrada y salida.
Este es un circuito integrado programable

FUNCIONES PRINCIPALES
-Recibe instrucciones y enva seales de control en respuesta a las instrucciones.
-Recibe y transfiere datos desde la memoria y hacia dispositivos externos
-Realiza operaciones de corrimiento, aritmtico y lgico

ESTRUCTURA BASICA DE UN MICROPROCESADOR

SR = Registro de entrada
AC = Acumulador
ALU = Unidad aritmtica lgica
GPR = Registro de propsito general
PC = Contador de programa
IR = Registro de instrucciones
RID = Registro intermedio de datos
RIA = Registro intermedio de direcciones
SR
AC
ALU
GPR
Buses internos
PC
IR
Lgica de
control y
temporizacion
RID
RIA
Bus de datos
Bus de direccin Bus de Control

113
Elemento genrico de una ALU de n bits (simple)

REGISTROS EN EL MICROPROCESADOR

11 0

11 0

15 0

15 0 15 0

15 0
7 0 7 0

DR =Registro de datos
AR =Registro de direccin
AC =Acumulador
IR = Registro de instruccin
PC = Contador de programa
TR = Registro temporal
INPR = Registro de entrada
OUTR = Registro de salida
DR.- Contiene el operando de la memoria
AR.- Se le conoce como registro del procesador y es el que esta conectado directamente
con la ALU

IR.- Contiene el cdigo de instruccin
PC.- Contiene la direccin de la instruccin
Seleccin

MUX
4 a 1

0
1
2
3
Circuito
Aritmt
ico
Circuito
Lgico
S
3
Control

S2
S
1
S
0

Datos

Bi
A
i
Corrimiento
Izquierdo
Corrimiento
Derecho
Fi
PC
AR
IR
TR
OUTR INPR

Memoria
4Kx16
DR
AC

114

TR.- Contiene los datos temporales
INPR.- Contiene un carcter de entrada
OUTR.- Contiene carcter de salida

SISTEMA DE BUSES

Se ingresa un dato por teclado ( un nmero) se lo suma con un dato grabado en memoria y el
resultado se lo almacena en memoria.

R/W Seleccin bus
INPR DAT 1
- -
A INFR
- -
DR DAT 2
1 111
A A + DR
- -
MEMORIA A
0 100
ALU
Memoria
AR
PC
DR
AC
INPR
IR
OUTR
TR

115

MICROPROCESADORES INTEL

Procesador CPU clock Voltaje Registro
Interno
Bus de datos Bus de
direccin
Mxima
memoria
8088
8086
286
386 SX
386 SL
386 DX
486 SX
486 SX2
486 DX
486 SL
**

486 DX2
486 DX4
1X
1X
1X
1X
1X
1X
1X
2X
1X
1X
2X
2-3X
5v
5v
5v
5v
3.3v
5v
5v
5v
5v
3.3v
5v
3.3v
16 bits
16 bits
16 bits
32 bits
32 bits
32 bits
32 bits
32 bits
32 bits
32 bits
32 bits
32 bits
8 bits
16 bits
16 bits
16 bits
16 bits
32 bits
32 bits
32 bits
32 bits
32 bits
32 bits
32 bits
20 bits
20 bits
24 bits
24 bits
24 bits
32
32
32
32
32
32
32
1M
1M
16M
16M
16M
4 GB
4 GB
4 GB
4 GB
4 GB
4 GB
4 GB

Coprocesador matemtico sirve para realizar las operaciones en punto flotante o decimales.

ESPECIFICACIN DE LOS MICROPROCESADORES

Bus de datos (Bus de datos externos).- Es el nmero de bits para anotar y recibir datos
hacia o desde el sistema
- Indica el nmero de datos que pueden ser transmitidos en un intervalo especifico.
- Tiene que ver con la velocidad del bus.

Mainboard
up
DC
PS
PD Externo
Computador

116
TAMAO DE REGISTROS INTERNOS

Es una buena indicacin de cuanta informacin el procesador puede operar de una sola vez

BUS DE DIRECCIONES

Llevan la informacin de direccionamiento usada para describir la localizacin de memoria
a lo cual los datos estan siendo enviados o desde la cual los datos estan siendo recuperados
el numero de pines indica la capacidad de memoria que podemos direccionar

VELOCIDAD DEL MICROPROCESADOR
La velocidad del sistema de un microprocesador la medida como una frecuencia se mide en
ciclos por segundo (Hertz)

Un ciclo es el elemento de tiempo mas pequeo para el procesador.
En el microprocesador cada accin requiere almacenar un ciclo y usualmente mltiples
ciclos de reloj.

TIEMPO REQUERIDO PARA EJECUTAR INSTRUCCIONES
El numero de ciclos promedio que se necesita para ejecutar una sola instruccin. Ejemplo:

8086 y 8088 12 ciclos / inst
286 y 386 4,5 ciclos /inst
486 2 ciclos / inst
Pentium 1 ciclo /inst

COMPARACIN EN EL DESEMPEO EN LOS MICROPROCESADORES
Factores importantes :
-Largo del bus
-Clock del CPU y ciclo del bus por clock

Reg. Datos Exter. Reg. Datos Inter.
8 bits
16 bits
32 bits
p
8086
Memoria
4 ciclos +estado de espera
2 ciclos + estado de espera


117
-Clock por instruccin
-Nuevas instrucciones y soporte para tipo de datos

ndice MBW = mximo ancho de banda pasante para UP

iclo clocksporc
mhz elCPU velocidadd bytes odelbus L
MBW
#
) ( * ) ( arg
=

Ejemplo: Calcular el ndice MBW para un microprocesador 8088 con reloj de 4,77 mhz,
bus de datos de 8 bits y 4ciclos de reloj por ciclo del bus

1byte = 8bits

seg
Mbytes mhz bytes
MBW 19 . 1
4
) ( 77 . 4 * ) ( 1
= =

BENCH MARKS
Son programas diseados para medir el desempeo de un sistema caracterstica

-Son programas computacionales
-Pueden ser sencillos o complejos
-Bench Marcks simple: mide solamente el desempeo del CPU
-Bench Marcks complejo mide el desempeo del CPU procesador matemtico, sistema de
datos y adaptador

Ejemplos de Bench MARKS
-Landmark CPU SPEED TEST

Velocidad del sistema
A ser medido respecto a

-System Information (SI) de Peter Norton (analiza el desempeo de los discos )
xt 4,77 mhz

ARQUITECTURA DEL MICROPROCESADOR 8086
La unidad de ejecucin y la unidad de interfase con el bus trabajan en forma asncrona
Cada vez que la EU esta lista para ejecutar una nueva instruccin esta utiliza un cdigo del
tope de la fila y la ejecuta consumiendo en la ejecucin algunos ciclos de reloj .

Si la fila de cdigos est vaca entonces la Biu ejecuta un ciclo de felch y la Biu aguarda
este ciclo (raramente la fila estar vaca)

Si la memoria o el sistema de entrada y salida deben ser accedidos durante la ejecucin de
un instruccin, la unidad de ejecucin informa a la Biu sobre esta necesidad, La biu
entonces realizara los ciclos de Bus necesarios para atender el pedido de la unidad de
ejecucin

xt 4,77 mhz
y
Velocidad del clock equivalente para un sistema 286

118
PARALELISMO
Es la capacidad que tienen los microprocesadores modernos de proceso cierto numero de
instruccin en forma simultanea en diversas etapas de ejecucin
Arquitectura de los microprocesadores antiguos

Ocupado ______ Ocupado Ocupado _______ Ocupado Ocupado _______ Ocupado

Calcular el % de utilizacin del BIU para los microprocesadores antiguos
% utilizacin del BIU = (Intervalos ocupados * 100)/total de intervalos
= (6 ocupados * 100)/9 intervalos
= 66%

ARQUITECTURA PARALELA

BIU

Unidad
Instrucciones

Unidad de Ejecucin

Unidad de Direccionamiento

Un microprocesador tiene las siguientes caractersticas: Pentium 133,2x,registro interno
32 bits, bus de datos 64 bits, bus de direcciones 32 bits. Si el reloj del sistema es de 50 mhz
Hallar:
a. La velocidad mxima que podra tener el microprocesador
b. La velocidad mxima del microprocesador en el sistema de 50 mhz
c. La mxima memoria que puede direccionar .

Respuestas:
a. Velocidad de 133mhz
b. Vmax = 2*50 mhz
c. Memoria mxima =2 = 4G Bytes

Recuper
ar
1
Decodific
ar
1
Ejecut
ar
1
Recuper
ar
2
Decodific
ar
2
Ejecut
ar
2
Recuper
ar
3
Decodific
ar
3
Ejecut
ar
3
Recup
1
Recup
2
Recup
3
Recup
4
Almac
1
Recup
5
Recup
6
Leer
2
Recup
7
Decod
1
Decod
2
Decod
3
Decod
4
-------- Decod
5
Decod
6
---------
Ejecut
1
ejecu
2
Ejecut
3
Ejecut
4
--------- Ejecut
5
Ejecut
6
Gen.dir
1
------ -------- Gen.dir
2
------- ---------

119

MICROPROCESADOR 286

-Base del sistema AT
-Compatible con el 8088
-Es mas veloz que los microprocesadores anteriores, porque:
o Tiene Bus de datos de 16 bits
o 4.5 ciclos reloj/instruccin

-Tiene dos modos de operacin :
o Modo real
o Modo protegido

-Para cambiar de modo de operacin necesitaba un reset
-Primer intento de Intel para producir un CPU multitarea.

DOS.- Sistema operativo que estaba limitado al modo real
-Todas las aplicaciones que corran bajo DOS trabajan en modo real.

MODO PROTEGIDO

OS/2 Unix, Xenix Windows 3.0 ( Todava no es un sistema operativo )

MICROPROCESADOR 386

-Es un procesador de 32 bits
-Tiene alta velocidad
-Opera sistemas multitarea
-Puede cambiar de modo de operacin bajo el control de software
-Tiene tres modos de operacin:
Modo real
Modo protegido
Modo real virtual Permite correr algunos sistemas de
modo real bajo el modo protegido

SOFTWARE:

OS/2
Windows 3.1 modo protegido
Windows NT

Aparecen clones: AMD y Cyrx


120

ARQUITECTURA 386

UNIDAD DE INTERFACE CON EL BUS
Transfiere datos para la memoria y para dispositivos I/O
Unidades de pre-busca y decodificacin

o Prebusca tenia lista 16 bits de instrucciones
o La unidad de decodificacin tenia tres instrucciones decodificantes

Unidad de ejecucin: Realiza operaciones especificadas por las instrucciones, realiza
operaciones aritmticas, lgicas y otras funciones, tambin gerencia el almacenamiento
temporal de los registros.

Unidades de Segmentacin y Paginacin

- Son unidades de segmentacin y paginacin
- Traduce las direcciones lgicas y fsicas

MICROPROCESADOR 80486

- Adicin de un procesador matemtico
- Adicin de un cache de 8K para instrucciones y datos
- Modificacin BIU para transferir datos en el modo Rfaga (16 bytes en 5 clocks)
- Soporte para un cache de segundo nivel
- Aumento de velocidad en aproximadamente dos veces de un 386 del mismo clock

DECODIFICACION
REGISTROS
BARREL
SHIFTHER
MULTIPLICACION
DIVISION
ALU
REGISTRO
DE
SEGMENTO
TRADUCTOR
DE
SEGMENTOS
BUFFER
DE
PAGINACION
TRADUCTOR
DE
PAGINA
FILA DE
INSTRUCCION
FILA DE
PREBUSCA
PREBUSCA
INTERFACE
DE BUS
EJECUCION SEGMENTO PAGINA
DECODIFICACION PRE-BUSCA

121

Por:
o Operacin del bus en modo rfaga
o Cache integrado
o Fila de instrucciones de 32 bytes
o Muchas instrucciones son ejecutadas en un solo ciclo
o Reloj mas rpido ( 25,33,50mhz) Tecnologa de instruccin en tarjetas de
sistemas MAIN BOARD.

Rfaga: Transferencia de datos
CPUs duplicadores de velocidad

MICROPROCESADOR 80586 (Pentium P5)

256

64

32 32

CARACTERSTICAS

- Bus interno de 64 bits
- Diseo superescalar ( Mas de una unidad de operacin dedica a realizar las mismas
tareas)
- Mejora en el disco de unidad de punto flotante
- Par de caches internos (cdigo) (datos)
- Opcin de prediccin
- Chequeo interno de paridad perfeccionada
- Recursos de administracin de energa
- Monitor de prestaciones y una unidad de depreciacin de software
INTERFACE
64 BITS
CACHE
CODIGO
BUFFER
PREFETCH
ALU ALU
REGIST. GENERALES
CACHE
DE
DATOS

PREDICCION
DECISION

122
- Dependencia en las instrucciones

1) Generan el mismo dato
2) Operan sobre un nico registro

ADD AX DIR 1
MUL AL BL

PENTIUM

2 Unidades de 32 bits que operan en paralelo cada una trae segmentacin de instrucciones

- Prefech de instruccin
- Decodificacin
- Calculo de direccin efectiva programacin
- Ejecucin
- Escritura de resultado

Algoritmo Pseudo LRU:
Sustituye la lnea que tenga menos probabilidad de ser nuevamente referenciado

Valores menos de ocupacin del BIU:
36% en prebsqueda de instrucciones
21% lectura de datos
30% escritura de datos
7% escritura obligada de datos (paso de memoria cache a memoria principal)

SISTEMAS P6 ( PENTIUN PRO )
- Microprocesador hbrido CISC/RISC
- Compatible con Pentium
- Tiene unidad de punto flotante independiente de las unidades de enteros

- Cache L2 256R internamente
- Modulo de ejecucin especulativa
- Porcentaje de aciertos sube 90%-95%
- Incluye SMP/Syametric multiprocessing
permite tener ( 1-7 up adicionales )

PENTIUM II

- Maneja hasta 2 microprocesadores en paralelo
- Velocidad 233Mhz-300Mhz
- Cache L1 16KB
Micro cdigo
Int up
CISC Conjunto complejo de instrucciones
RISC Conjunto reducido de instrucciones
Tiene limitacin en cuanto al manejo de inst.
Manejo de interrupciones sin causar perjuicio del
rendimiento general del up.

123
- Incorpora tecnologa MMX
-Cache L2 con chip independiente traba ja a la mitad de la velocidad del microprocesador.

PENTIUM II (deschutes)

- Incluye MMX
- 350Mhz-400Mhz
- Tarjeta madre de hasta 100Mhz

PENTIUM II CELERON

- Carece de memoria cache L2
- velocidad 233Mhz-266Mhz-300Mhz
- Rendimiento inferior al Pentium MMx

PENTIUM II XEON

- Incorpora ventajas PII estndar y Pentium Pro
- Cache L2 en microchip separado pero la velocidad de conexin es la misma del
microprocesador
- Puede manejar has 8 microprocesadores en paralelo

PENTIUM III

-Incorpora a las ventajas de PII XEON nuevas instrucciones de micro cdigo que mejora la
capacidad de manejo de 3D
- PIII 500Mhz- PIII 1Ghz

PENTIUM IV

Arquitectura t Net Burst(microarquitectura)

- Hiper pipelined technology
- Bus de sistema de 400Mhz
- Ejecucin rpida
- Transformacin desarrollada de cache
- Memoria principal RAMBUS

OTROS MICROPROCEDADORES RISC

TIPO FABRICANTE VELOCIDAD SPEC FP-95
R10000 MIPS 200 MHZ 7.9
ALPHA 21264 DEC 600 MHZ 27.0
ULTRA SPARC I SUN 200 MHZ 6.5
ULTRA SPARC II SUN 300 MHZ 9.8
PA-8000 HP 140 MHZ 8.8

124
POWER PC 604 JBN-APPLE-MOTOROLA 250 MHZ 9.4
DESCHUTES 400 MHZ 10.4

31.- LA MEMORIA Y EL MICROPROCESADOR

Lneas de alimentacin

Lneas de Lneas
Direccin de datos

Lneas de control

Memoria(p).- Es el espacio de direccionamiento de un sistema basado en un p.

8086 1MB
80486 hasta 4 GB

Es una nica memoria principal

Memoria Lgica: desde el punto de vista del programador
Memoria Fsica: Realmente como esta dispuesto en el hardware

MEMORIA LOGICA
Tiene siempre un ancho de 8 bits

8 bits 8 bits 8 bits

1 M

16 M

4 GB

5 dig. Hex.

6 dig. Hex.

8 dig. Hex.

8088,8086

286

486

Una palabra en la localidad 00122H

00123H

125
00122H

MEMORIA FSICA

LA MEMORIA EN EL COMPUTADOR PERSONAL

1MB

64K * 64K = 4096MB

T.P.A. = Area de Programa Transitorio

8 bits
1 M 8 M 8 M
1
GB
1
GB
1
GB
1
GB
8088
D15........................D5
D7...........................D0
D31.......................D24 D23.......................D16 D15.........................D8
D7..........................D0
Memoria
Ampliada
Area del
Sistema
384 Kbytes

T.P.A.
640 Kbytes

126
- Almacena aplicaciones de software
- Sistema operativo
- Drivers (Programas que controlan los dispositivos de entrada y salida)

Areas del Sistema.- Contiene los diferentes BIOS para controlar el sistema y la RAM de
video.

- Tiene zonas abiertas que se pueden utilizar para un manejo de
paginas de EMS(memoria extendida)

32.- MODELO DE PROGRAMACIN

REGISTROS INTERNOS DE LA FAMILIA INTEL:
- Registros de uso general
- Apuntadores y Registros de ndice
- Registros de segmentos

REGISTROS DE PROPSITO GENERAL

Se utilizan en la forma que desee el programador

AX(Acumulador).- A menudo conserva el resultado temporal despus de una operacin
automtica o lgica. Tambin se le direcciona como EAX, AH o AL.

BX(Base).- Conserva la direccin base(desplazamiento)

CX(Contador).- Contiene el conteo de ciertas instrucciones(CL), ECX, CH o CL

DX(Datos).- Registro de uso general contiene los puntos mas significativos de un producto
despus de la multiplicacin de 16 o 32 bits. EDX, DH o DL.

REGISTROS APUNTADORES O INDICES

SP(Apuntador de pila)(ESP 32 bits)
- Direccina datos de una pila de memoria tipo LIFO

DP(Apuntador de base)(EBP)
- Direcciona una matriz de datos en una fila de memoria.

SI(ndice fuente)(ESI)
- Se emplea para direccionar datos en forma directa, para utilizar con las
instrucciones de cadenas o arreglos.
DI(ndice de destino)(EDI)SI

IP(Apuntador de instrucciones)(EIP)

127
- Se utiliza siempre para direccionar la siguiente instruccin que el
microprocesador va a ejecutar.

REGISTRO DE BANDERA

- Las banderas indican la posicin del p. FLAG(16bits)
EFLAG(32bits)
- Los bits de bandera pueden cambiar despus de la ejecucin de operacin
aritmtica o lgica

Ejemplo:
Para el 8088

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
O D I T S Z A P C

C=carry T = Trampa
P = Paridad I = Interrupcin
A = Acarreo auxiliar D = Direccin
Z = Zero O = Sobreflujo
S = Signo

REGISTROS DE SEGMENTO

- ES(Registros de cdigo).- El segmento de cdigo es una seccin de la
memoria que contiene los programas y procedimientos utilizados por el p.
EL registro de segmento de cdigo define la direccin inicial de la seccin
de memoria que tiene el cdigo.

DIRECCIONAMIENTO DE LA MEMORIA EN MODO REAL

Modo Real.- Modo que utilizan los up par direccional la memoria bajo el primer mega.
El 8086 hasta el 80186 usan solo modo real,
El 80286 al 80486 usan el modo protegido (direccional la memoria sobre el 1 mb)

Segmentos y Desplazamientos

Segmentos Registros de Segmento Desplazamiento
Cdigo CS IP
Datos DS BX, DI, SI o un numero de
16 bits
Pila SS SP, BP
Extra ES DI
FS y GS (adicionales)


128

DIRECCIONAMIENTO DE LA MEMORIA EN MODO PROTEGIDO
- Microprocesadores 80286 en adelante.
- Permite el acceso a los datos y programas ubicados arriba del primer mb de memoria.
- Memoria encima del primer mega se llama memoria extendida XMS.
- El registro de segmento contiene un selector que relaciona un descriptor.
- El selector describe la ubicacin, longitud y derechos de acceso de un segmento de
memoria.
- Las instrucciones en modo protegido se ven iguales que en el modo real.

33.- SELECTORES Y DESCRIPTORES

El selector ubicado en el registro de segmento selecciona a uno de 8192 descriptores en
una tabla.
Se tienen 2 tablas de descriptores, cada tabla tiene 8192 descriptores (16384)
- Tabla de descriptores globales: Contiene segmentos que se aplican a todos los
programas
- Tabla de descriptores locales: Contiene segmentos que son exclusivos de una
aplicacin.

MODO
REAL
MODO PROTEGIDO
Registro Segmento 0AB3 Registro Segmento SELECTOR TI RPL
3 2 1 0
13 bits

RPL: Grado de privilegio
00 mas alto privilegio
11 mas bajo privilegio

3200H SS
32000H
memoria

129
TI: Tabla de descriptores
0 Tabla de descriptores globales
1 Tabla de descriptores locales

DESCRIPTOR

Ocupa 8 bytes

Descriptor 80286

7
00000000 00000000
6
5
Derechos de acceso Base (B23-B16)
4
3
Base (B15-B0)
2
1
Limite (L15-L0)
0

Descriptor 80486

7
Base (B31-B24) G D 0 AV Limite
6
L19-L16
5
Derechos de acceso Base (B23-B16)
4
3
Base (B15-B0)
2
1
Limite (L15-L0)
0

G: Granularidad
0: 1 Mb
1: 4 Gb

D: Indica el tipo de instruccin
0: 16 bits
1: 32 bits

AV: Disponible
1: Disponible
0: no disponible
Ancho mximo de segmento 2
16
= 64 k


130
34.- MODOS DE DIRECCIONAMIENTO DE DATOS

Instruccin MOV

MOV AX , BX
Espacio Registro destino Registro Fuente

1.- Direccionamiento por registro: Transfiere un byte o palabra desde el registro fuente o
localidad en la memoria hasta el registro o localidad destino en la memoria.

Ej:
MOV AL, BL (Copia el contenido de BL en AL)
MOV CH, CL
MOV AX, CX
MOV ECX, EBX

No permitidas
MOV ES, DS (No se permite segmento a segmento)
MOV BL, BX (No se permite tamaos mixtos)
MOV CS, AX (Registro de segmento de cdigo no puede ser destino)

2.- Direccionamiento inmediato: El termino inmediato significa que los datos siguen
inmediatamente al cdigo hexadecimal de operacin en la memoria.

Ej:
MOV BL, 44 (Mueve 44 decimal a BL)
MOV AX, 44H (El 44h se almacena en AX)
MOV SI, 0 (Mueve 0000h a SI)
MOV AL, A (Mueve el ASCII (41h) hacia AL)
MOV CL, 11001110B (Binario)
MOV CL, 0F5H (Se le pone antes de una letra el 0 para que el
lenguaje sepa que es un numero)

3.- Direccionamiento directo

Ej:
MOV AL, [12345H] Transfiere una copia del byte almacenado en la
localidad [12345H] de la memoria y lo pone en
el registro AL.

Etiquetas: Sirve para no utilizar nmeros fros, sino algo mas familiar como un nombre.

EQU DATO, [1234H]
MOV AL, DATO

Ejemplo:


131
Cual es el efecto que generar la instruccin mov CL, [2000H]. Si DS = 1000H (Modo
Real)

AX AH AL [2000H] = DS * 10H = 20000H
BX BH BL 7F 12001H
CX CH CL 8A 12000H
5A 11FFFH

memoria

4.- Direccionamiento indirecto por registro
Permite direccional datos en cualquier localidad de memoria por medio de cualesquiera de
los siguientes registros: BP, BX, DI, SI.

Ejemplo:
Analizar el efecto de ejecutar la instruccin MOV AX, [BX], Si DS = 0100H y BX =
1000H

AX 8A 5F 2000H = DS * 10H * BX
BX 1000H 71 2002H
8A 2001H
5F 2000H
47 1FFFH

Otros ejemplos:
MOV CX, [BX]
MOV [BP], DL

No se puede:
MOV [DI], [BX]
MOV DI, [DI]

5.- Direccionamiento Base + ndice

- Es similar al direccionamiento directo
- Usa un registro base (BPo BX) mas un registro ndice (DI o SI)
- El registro base contiene la localidad inicial de un arreglo en la memoria.
- El registro ndice contiene la posicin relativa de un elemento dentro del arreglo.

Ejemplo:
MOV [BX + SI], AX


132

6.- Direccionamiento relativo por registro

Es similar al direccionamiento base + ndice y al direccionamiento por desplazamiento.

MOV AX, DATO Direccionamiento por desplazamiento
MOV AX, [BX + DI] Direccionamiento base + ndice
MOV AX, DATO[BX] Direccionamiento por registro

7.- Direccionamiento ndice Escalado

- Exclusivo up 80386 y 80486
- Utiliza dos registros un registro base y un registro ndice para acceder a memoria
- El segundo registro ndice se multiplica por un factor de Escala (1x, 2x, 4x, 8x)

Ejemplo:

MOV EAX, [EBX + 4 * ECX]
EBX = 1000H ECX = 100H
1000H + 4*(100H) = 1400H (desplazamiento)

8.- Direccionamiento de la pila de memoria:

Caractersticas de la pila de memoria:
- Almacena los datos en forma temporal.
- Almacena direcciones de retorno para los procedimientos o subrutinas.
- Es una pila de tipo LIFO.
- Utiliza dos registros para direcciones (SP o ESP) apuntador de pila y (SS) segmento de
pila.
- Utiliza dos instrucciones el PUSH para ingresar un dato en la pila y POP para recuperar
un dato de la pila.

Ejemplo:

PUSH BX

AX
BX 1234
CX SP antes
DX 12
34 SP despus
SP SP+SS*10H
memoria

POP BX

AX
BX 5049
CX SP despus
DX 50
49 SP antes

133
SP SP+SS*10H
memoria

35.- EMPLEO DEL TECLADO Y EL MONITOR DE VIDEO CON LENGUAJE
ASEMBLER

Utilizan solicitudes a funciones del D .O . S. SFDOS constituido de:
Una entrada . (Parmetros)
Una salida. (Valores de registros que cambian a salida o pantalla)
INT 21H (Finalizacin)

LEER EL TECLADO

Entrada AH = 01 h
Finalizacin int. 21 h
Salida AL = carcter ASCII

ESCRIBIR AL EQUIPO ESTANDAR DE SALIDA DE INFORMACIN

Entrada A H = 0 2 h
AL = Carcter ASCII que se desea mostrar

PROGRAMA QUE FINALIZA CON A
DOSSEG
MODEL SMALL
STACK 100 H
CODE
VOLVER: mov ah, 1
Int 21 h
cmp al A
jz salir
Mov ah, 2
Int 21h
Jmp volver

Salir: mov ah, 4ch
Int 21h
END

Editor
Nombre. Asm

C:| TASM nombre. ASM (nombre. obj)
C:| TLINK nombre. obj
Se crea nombre, exe

FORMAS PARA LEER EL TECLADO


134
a)Se lee una tecla y produce el eco (o sea Exhibicin) de la tecla en el monitor SOL DOS
OIH
b)Solo se prueba si la tecla ha sido oprimida y, si es as lee la tecla de lo contrario retorna
sin nada SOL DOS O6H
c) permite leer una lnea completa de caracteres del teclado. SOL DOS CAH.

CODIGO ASCIL EXTENDIDO

Utiliza combinacin de teclas.
Ejemplos:
SF1 , SF2,...................
AF1 , aF2,...................
AESC
CF1 , CF2,..................

EJEMPLO DE PROGRAMA EN ASEMBLER PARA LEER CDIGO ASCIL
EXTENDIDO

TECLA PROC FAR
MOV AH, 1 ; Funcin C IH
INT 21 H ; Leer tecla
OR AL, AL
Z = O carcter extendido
Z = 1 carcter simple JNZ tecla 1

INT 21H ; obtener extendido
STC ; mostrar el carcter extendido

TECLA 1
RET
ENDP

AL 10010111
AL 10010111
AL 10010111

TECLA PROC FAR
MOV AH,6 ; funcin C 6H
MOV DL,0 FFH
INT 21H ; leer tecla
JZ TECLA 1
INT 21H ; obtener el extendido
STC ; indicar el extendido

TECLA 1
RET
ENDP

Entrada AH = 0 6H

135
DL = 0 FFH O DL = carcter ASCII
Salida AL = carcter ASCII

Nota: DL = FFH la funcin lee del teclado
DL = carcter ASCII muestra en pantalla
La bandera Z indica si ha tecleado un carcter.
Z = 0 ningn carcter
AL = 0 existe un carcter ASCII extendido

COMO LEER UN STRING
CODE SEGMENT
ASUME CS: COD
BUF 1 DB 257 DUP (?)
BUF 2 DB 257 DUP (?)

MAIN PROC FAR
MOV AX, CS
MOV DS, AX
MOV DX, OFFSET BUF1

MOV BUF 1, 255
CALL LINEA
MOV DX, OFFSET BUF 2
MOV BUF 2, 255
CALL LINEA
MAIN ENDP

LINEA PROC NEAR
MOV AH, 0AH ; funcin 0AH
INT 21H
RET
LINEA ENDP
COD ENDS
END MAIN

Nota:
0AH: Entrada de informacin del teclado con Buffers
Entrada: AH = 0 AH
DS: DX = direccin de buffer para la entrada de informacin de teclado

Nota:
1er byte Buffer Contiene el tamao del buffer hasta 255
2do byte Buffer contiene l nmero de caracteres escritos al regresar
3er byte final contiene cadenas de caracteres escrita seguida
por un retorno (0DH)

Esta funcin sigue leyendo del teclado hasta que complete el nmero de caracteres
especificado o hasta que se presente la tecla de retorno (enter)

PROGRAMA:

136
Almacenar un string y luego muestra en pantalla
DOSEG
MODEL SMALL
STACK 100h
DATA
LONG-MAX EQU 1000
STRING DB LONG-MAX DUP (?)
REVERSA DB LONG-MAX DUP (?)
CODE
MOV ax , @ data
MOV ds, ax
MOV ah, 3fh
MOV bx; datos se reciben de teclado
MOV CX, LONG-MAX
MOV DX, OFFSET STRING
INT 21 H
And ax,ax /*Z = O no hubo datos */
JZ salir /*Z = 1 si hubo datos */
MOV CX, ax
PUSH CX
MOV BX, offset reversa
ADD SI, CX
DEC SI
Laso: MOV al, {bx}
MOV {si}, al
INC bx
Dec SI
Loop laso
Pop cx
MOV ah, 4h
MOV bx, 1
MOV dx, OFFSET RESERVA
INT 21H
Salir: MOV ah, 4ch
INT 21H
END

Leer un archivo

Entrada AH = 3FH
BX = IDENT. ARCHI
CX = # de bytes que debe leer
DS: DX = Direccin Buffer del archivo


137
SALIDA AX = cdigo error
AX = # bytes ledos

STRING + 999

DX

DS
STRING

Teclado Memoria Operacin
ASCII Codificado en memoria Binario ASCII

MOV AL, (2)
ADD AL, 1
SUB AL, 3H; MOSTRAR AL

PROGRAMA QUE RECIBE 2 NUMEROS, LOS NUMEROS SE ALMACEN EN
MEMORIA, SUMA Y DEPLIEGA EN PANTALLA.

DOSSEG
MODEL SMALL
DATA
Mensaje- 1 DB Ingrese el primer nmero 13, 10, $5
Mensaje- 2 DB Ingrese el segundo nmero, 13, 10,$ 1
Dato- 1 DB 1 DUP (?)
SUMA DB 13,10, SUMA:
RESUL DB 2 DUP (?)
N- Lnea DB 13, 10, 5
CODE
MOV ax, @ data
MOV ds, ax
d- nuevo 1:
MOV ah, 9
MOV dx, OFFSET MENSAJE- 1
INT 21H
MOV ah, 1 h
INT 21H
CMP AL, 30H
JS Salto- 1
CMP al, 3 AH
JNS Salto- 1
Sub AL, 30H
MOV Salto- 1, al

138
d- nuevo 2:
MOV ah, 9
MOV dx, FOSSET
INT 21h
MOV ah, oih
INT 21h
CMP al, 30 h
JS salto- 2
CMP al, 3 A h
JNS al, 30 h
MOV salto-2, al
ADD al, salto
MOV resul, 30 h
MOV ah, 09 h
MOV dx, OFSSET
INT 21 h
MOV ah, 4 ch
INT 21 h
Salto 1:
Call bcol
Mov ah, 09 h
MOV dx, OFSSET SUMA
INT 21h
MOV ah, 4 ch
INT 21 h
Bcd:
PUSH cx
MOV ax, oh
MOV al, resul
MOV el, OAH

DIV al
ADD ah, 30 h
MOV Resul, ah
POP cx
RET
END

; Realizar un programa en Assembler que haya lo siguiente:
; Se ingresa 3 caractersticas por teclado
; Se almacena las 3 caractersticas restando uno (Encriptado los datos) Encriptar es ocultar.
Ingreso
(B) = 42 H (A) = 41 H
(C) = 43H (B) = 42 H
(3) = 33 H (2) = 32 H
; Se presenta en pantalla los datos encriptados utilizar:
Solicitud a Dos No 1
Solicitud a DOS No 9


139
DOSSEG
MODEL SMALL
STACK 200 H
DATA
MOSTRAR DB 13,10
DATO- END DB 3 DUP (?)
DB ($)
CODE
COMENZAR:
MOV ax, @ data
MOV ds, ax
MOV bx, OFSSET DATO- END
MOV ah, 1
INT 21 h
Dec al
MOV [bx], al
INC bx
Int 21h
Dec al
MOV [bx], al
MOV dx, FOCET MOSTRAR
MOV ah, 9
INT 21 h
MOV ah, 4 ch
INT 21 h
End comenzar

PROGRAMA QUE LEA 100 CARACTERES Y QUE SEA CON UN LAZO

DOSSEG
MODEL SMALL
STACK 200 H
DATA
MOSTRAR DB 13,10
DATO- ENC DB 100 DUP (?)
DB ($)
CODE
MOV cx, 100
MOV ax,@ data
MOV bx, OFSSET DATA- END
MOV ah, 1
COMENZAR:
Int 21h
Dec al
Mov [bx], al
Inc bx
LOOP COMENZAR:
MOV DX, OFSSET MOSTRAR
MOV ah, 9

140
INT 21h
MOV ah, 4 ch
INT 21h
END

PROGRAMA PARA LEER DATOS DE UN ARCHIVO
VAMOS A UTILIZAR DOS FUNCIONES:
SOLICITUD A FUNCION DOS # 3d h
SOLICITUD A FUNCION DOS # 3 f h

DOSSEG
MODEL SMALL
STACK 100 H
DATA
ARCHIVO DB DATOS. TXT ; almacena datos txt
CODE
MOV ax, @ data
MOV ds, ax
MOV al, 2
MOV ah, 3dh
MOV dx, OFSSET ARCHIVO
Int 21 h
MOV bx, ax
MOV cx, 100
MOV dx, [ARCHIVO + 16]
MOV ah, 3 f h
Int 21h
MOV ah, 9
MOV ah, 4 ch
Int 21 h
END

PROGRAMA PARA REALIZAR LA SUMA DE DOS NUMEROS CON
PROTECCION

DOSSEG
MODEL SMALL
STACK 100H
DATA
Mensaje- 1 DB Ingrese el primer nmero 13, 10, $
Mensaje- 2 DB Ingrese el segundo nmero 13, 10, $
Resul DB 2 DUP (?)
CODE
MOV ax, @ data
MOV ds, ax
Salto 1:
MOV ah, 9

141
MOV dx, FOCET Mensaje - 1
Int 21h
MOV ah, 1h
Int 21h
Comp. Al, 29 h
Jnc salto- 1
MOV dato- 1, al
Salto 2:
MOV ah, 9
MOV dx, OFFSET Mensaje - 2
Int 21h
Comp. Al, 30 h
Js salto-2
comp. Al, 34 h
JNS salto-2
MOV dato-2, al
SUB al, 30 h
MOV dato-2, al
MOV al, dato-1
SUB al, 30 h
Add al, dato-2
Comp. al, A
JS salto-3
MOV ah, al
Div AH
Add ah, 30 H
MOV resul, ah
MOV ah,
Div AH
Add ah, 30 h
MOV [result + 1 ], ah
MOV ah, 9 h
MOV dx, OFFSET result
Int 21h
MOV ah, 4 ch
Int 21h
Salto-3:
Adol al, 3h
MOV ah, 2
Int 21h
MOV ah, 4 ch
Int 21h
END

PROGRAMA:
DOSSEG
MODEL SMALL
STACK 100H
DATA
ARCHIVO DB (nombre. Txt)

142

DATOS DB 1000 DUP (?)
LIN DB ($)
CODE
MOV ax, @ data
MOV ds, ax
MOV al, 2
MOV ah, 3 dh
MOV dx, OFFSET Archivo
INT 21H
MOVbx, ax
MOV Cx, 100
MOV ah, 3fh
MOV dx, OFFSET datos
INT 21h
MOV ah, 9h
INT 21h
MOV ah, 4ch
INT 21h


143
INDICE

18- UNIDAD DE MEMORIA............................................................................................
39
19.-BUFFERS......................................................................................................................
41
20.- CIRCUITOS SECUENCIALES.................................................................................
43
TEMA pag
1.- INTRODUCCIN .......................................................................................................
1
2.- LGEBRA DE BOOLE ................................................................................................ 2
3.- LGICA DE CONMUTADORES............................................................................. .. 5
4.- COMPUERTAS LGICAS.......................................................................................... 5
5.- TABLAS DE VERDAD.................................................................................................. 7
6. FORMAS DE EXPRESAR UNA FUNCIN BOOLEANA..................................... 8
7.- DESCRIPCIN VERBAL DEL COMPORTAMIENTO DE REDES..................... 8

8.- DISEO DE CIRCUITOS COMBINACIONALES CON TABLAS DE
VERDAD...............................................................................................................................
9

9.- EXPANSIN DE UNA FUNCIN BOOLEANA EN SUS FORMAS
CANNICAS ......................................................................................................................
12
10.- FUNCIONES ESPECIFICADAS DE MANERA INCOMPLETA ........................ 14
11.- MTODOS PARA SIMPLIFICAR............................................................................ 17
12.- SIMPLIFICACIN DE FUNCIONES CON TRMINOS NO IMPORTA
MEDIANTE MAPAS K...................................................................................................... 20
13.- SUMA Y RESTA DE BINARIOS............................................................................... 25
14.- COMPONENTES DIGITALES.................................................................................. 32
15.-METODO DE QUINE McCLUSKEY....................................................................... 33
16- DISEO COMBINACIONAL CON MULTIPLEXORES....................................... 36
17- DECODIFICADORES EN MINTERMINOS (MAXTERMINOS)......................... 37

144
21.- FLIP FLOPS.................................................................................................................
44
22.- REGISTROS ...............................................................................................................
51
23.- GENERACION DE PULSOS.....................................................................................
53
24.- DISEO DE CIRCUITOS SECUENCIALES..........................................................
53
25.- DISEO DE DETECTORES DE SECUENCIA......................................................
59
26.- MEMORIA RAM........................................................................................................ 72
27.- AMPLIACIN Y EXPANSIN DEL TAMAO DE LA PALABRA Y LA
CAPACIDAD DE LA MEMORIA....................................................................................
27.1.- MEMORIA DINAMICA DE (RAM)
27.2.- ESTRUCTURA Y FUNCIONAMIENTO DE UNA RAM DINAMICA
27.3.- CICLOS DE LECTURA Y ESCRITURA EN LA DRAM
27.4.- REFRESCO DEL CONTENIDO DE LA DRAM
27.5.- EXPANSIN DEL TAMAO DE LA PALABRA
27.6.- EXPANSIN DE LA CAPACIDAD
27.7.- FUNCIONES ESPECIALES DE LA MEMORIA
27.8.- DETECCION DE FALLAS EN SISTEMAS DE RAM
27.9.- PRUEBAS DE ROM
75

76

76

82

84

86

88

91

94

98

28.- CONTROL DE ERRORES UTILIZANDO EL BIT DE PARIDAD.....................
105
29.- REPRESENTACIN DE DATOS.............................................................................
107
30.- MICROPROCESADORES.........................................................................................
111
31.- LA MEMORIA Y EL MICROPROCESADOR.......................................................
123
32.- MODELO DE PROGRAMACIN...........................................................................
125
33.- SELECTORES Y DESCRIPTORES.........................................................................
127
34.- MODOS DE DIRECCIONAMIENTO DE DATOS.................................................
129

145
35.- EMPLEO DEL TECLADO Y EL MONITOR DE VIDEO CON LENGUAJE
ASEMBLER.........................................................................................................................
132
35.- INDICE.........................................................................................................................
142

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