Fie Coleccion Problemas Digital - v2

U UN NI IV VE ER RS SI ID DA AD D C CA AR RL LO OS S I II II I D DE E M MA AD DR RI ID D
Problemas de Electrnica
Digital:
Fundamentos de Ingeniera
Electrnica

Grado en Ingeniera Mecnica

2 Curso 2 Cuatrimestre

Fecha: 05/02/2014

Autores: Luis Mengibar, Virginia Urruchi

E ES SC CU UE EL LA A P PO OL LI IT T C CN NI IC CA A S SU UP PE ER RI IO OR R
D DE EP PA AR RT TA AM ME EN NT TO O D DE E
T TE EC CN NO OL LO OG G A A E EL LE EC CT TR R N NI IC CA A

Universidad Carlos III de Madrid
Departamento de Tecnologa Electrnica
Fundamentos de Ingeniera Electrnica
Problemas de Electrnica Digital

2

EJERCICIO 1
Convierta el siguiente nmero binario a base decimal. Indique el desarrollo
utilizado. Nmero binario: 1110002

Solucin:
Utilizando la estructura de pesos para codificacin en base binaria se puede poner:
56 0 0 0 8 16 32
2 0 2 0 2 0 2 1 2 1 2 1
0 1 2 3 4 5
= + + + + + =
= + + + + +

1110002=5610

EJERCICIO 2
Codifique en base octal los siguientes nmeros binarios:
a) 10010010012 b) 111000111002 c) 110012

Solucin:
a) 10010010012
Se agrupan los dgitos binarios de 3 en 3 tanto a izquierda como a derecha, a partir de
la coma. Se aaden los ceros necesarios en los extremos para completar los grupos de 3.
1 1 1 1
001 001 001 001
10010010012=11118

b) 111000111002=34348
c) 110012=318

EJERCICIO 3
Codifique en base hexadecimal los siguientes nmeros binarios:
a) 111000112 b) 1110001112

Solucin:
a) 111000112
Se agrupan los dgitos binarios de 4 en 4 tanto a izquierda como a derecha, a partir de
la coma. Se aaden los ceros necesarios en los extremos para completar los grupos de
4.
3
0011 1110
E

111000112=E316

b) 1110001112=1C716

EJERCICIO 4
Convierta a base binaria los siguientes nmeros hexadecimales:
a) CAE 16 b) F116 c) 78D16

Solucin:
a) CAE16
Se transforma cada dgito hexadecimal en su correspondiente cdigo binario:


3
E A C
1110 1010 1100
CAE16=1100101011102

b) F116=111100012
c) 78D16=0111100011012

EJERCICIO 5
Convierta a base binaria los siguientes nmeros octales:
a) 6538 b) 78 c) 41208

Solucin:
a) 6538
Se transforma cada dgito octal en su correspondiente cdigo binario:
3 5 6
011 101 110
6538=1101010112

b) 78=1112
c) 41208=1000010100002

EJERCICIO 6
Exprese en hexadecimal los siguientes nmeros decimales:
a) 6084510 b) 1010 c) 1100 10

Solucin:
a) 6084510
Como el nmero decimal slo tiene parte entera se aplica divisin sucesiva entre 16.

Solucin: 6084510=EDAD16

b) 1010=A16
c) 110010=44C16

EJERCICIO 7

Simplifique las siguientes expresiones aplicando las Leyes del lgebra de Boole.
a) A A C A B C B C + + +
b) ) )( ( BA C B A BA C + +

Solucin:
128
10
13
14 077
237
122
60
3802
13
0045
60845
MSB
A
D
D
E
16
16
16


4
a)
= + + + A A C A B C B C Propiedad Distributiva
= + + + = A A A B C B C
A
) (

Ley de Absorcin
= + + = A A C B C Axioma: C A C A A + = +
= + + = A C B C Axioma: B C B C C + = +
A B C + + =

b)
= + + ) )( ( BA C B A BA C T De Morgan, OR-exclusivo
= + + + = ) )( ( ) ( BA C B A B A A B C Prop. Distributiva, T. De Morgan
= + + + + = ) )( ( A C B C B A B A A C B C Prop. Distributiva, 0 = B B
= + + + = A B C A B C A C B C Ley de Absorcin
A C B C + =

EJERCICIO 8

Simplifique las siguientes expresiones booleanas utilizando el Teorema de De
Morgan y las leyes del lgebra de Boole.

a) AC C B A C B A + + + + ) (
b) ) ( ) ( ) ) (( D B C A A B C C DA + + + + +

Solucin:
a)
= + + + + AC C B A C B A ) ( Teorema de De Morgan
= + + + + = AC C B A C B A Teorema de De Morgan
= + + + + = AC C B A C B A ) ( Ley Involutiva y Prop. Distributiva
= + + + + = AC C A B A C B A Ley de absorcin y A C CA C + = +
= + + + = A C B A B A Ley de absorcin y B A B A A + = +
A B C + + =

b) = + + + + + ) ( ) ( ) ) (( D B C A A B C C DA T De Morgan
= + + + + + = ) )( ( ) ( D B C A A B C C DA T De Morgan, Distributiva,
0 = C C
= + + + + = ) )( ( D B C A A B DCA Prop. Distributiva
= + + + + + + = A C D BA C A D A B DB B DCA Ley de Absorcin
= + + + = A C D A D B DCA Prop. Distributiva
= + + + = A D B C C DA ) ( 1 = +C C , Prop. Distributiva


5
= + + = B A A D ) ( 1 = + A A
B D+ =

EJERCICIO 9

Se conoce la tabla de verdad de la funcin F. Obtenga la expresin cannica como
suma de productos.

BA F
00 0
01 1
10 0
11 1

Expresin como suma de productos:
BA A B F + =

EJERCICIO 10

Simplifique la funcin lgica y compruebe que el valor de la expresin, simplificada
y sin simplificar, coincide para todas las combinaciones de valores de las variables
de entrada.
) )( ( CA B A CB G + + =

Solucin:
= + + = ) )( ( CA B A CB G Teorema de De Morgan
= + = ) ( CA B A CB Teorema de De Morgan
= + + = ) ( ) ( CA B A B C Propiedad Distributiva
= + + = ) ( ) ( CA B A B A C Propiedad Distributiva y 0 = C C
A B C =
Finalmente: A B C CA B A CB G = + + = ) )( (
Tabla de verdad para el primer trmino de la igualdad se desarrolla como sigue:

CBA CB A CB+
A CB+
CA CA B+
Primer
trmino
000 0 0 1 0 0 0
001 0 1 0 0 0 0
010 0 0 1 0 1 1
011 0 1 0 0 1 0
100 0 0 1 0 0 0
101 0 1 0 1 1 0
110 1 1 0 0 1 0
111 1 1 0 1 1 0


6
Tabla de verdad para el segundo trmino de la igualdad se desarrolla como sigue:
CBA
C A
Segundo
trmino
000 1 1 0
001 1 0 0
010 1 1 1
011 1 0 0
100 0 1 0
101 0 0 0
110 0 1 0
111 0 0 0

Se puede observar que los valores de los dos trminos de la igualdad coinciden para
todas las combinaciones de valores de variables de entrada.

EJERCICIO 11

Simplifique las siguientes expresiones booleanas expresadas como sumas de
productos utilizando las Leyes del lgebra de Boole.

a)
=
2
) 2 , 1 , 0 ( H
b)
=
3
) 7 , 6 , 4 , 2 , 0 ( H

Solucin:
a)
A B A B B A B A A B A B A B A B H + = + = + + = + + = =

1
2
) ( ) 2 , 1 , 0 (
b) = + + + + = =
CBA A CB A B C A B C A B C H
3
) 7 , 6 , 4 , 2 , 0 ( Prop. Distributiva
= + + = + + + + = CBA A B A B CBA A B C C A B C C

1 1
) ( ) ( Prop. Distributiva
= + + = CBA A B B ) ( Ley:
B A AB A + = +
CB A+ =


7
EJERCICIO 12

Obtenga a partir de la tabla de verdad de la funcin F, su expresin en forma
cannica algebraica y numrica, como suma de productos.

CBA F
m
000 1 0
FORMA ALGEBRAICA
Suma de productos: A B C BA C A B C A B C F + + + =

FORMA NUMRICA
Suma de productos:
=
3
) 5 , 3 , 2 , 0 ( F
001 0 1
010 1 2
011 1 3
100 0 4
101 1 5
110 0 6
111 0 7

EJERCICIO 13
Sintetice las siguientes funciones lgicas.
a) C DB BA A BD C F + + = ) (
b) ) ( )) ( ( D A C B D C B A F + + + + =

Solucin:
a) C DB BA A BD C F + + = ) (

b) ) ( )) ( ( D A C B D C B A F + + + + =

B A C D
F

B A C D
F


8
EJERCICIO 14

Realice los clculos necesarios y rellene la tabla de verdad que se acompaa. La
funcin f se describe en el circuito de la figura.
Nota: LSB= bit menos significativo. MSB= bit ms significativo. LSB = Least
Significant Bit. MSB = Most Significant Bit.
Los nmeros 0, 1, 2, etc. indican el peso de cada una de las salidas del decodificador
o multiplexor.

a b c d f
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Solucin:

En general, existen dos mtodos de resolucin de este tipo de ejercicios de anlisis de
circuitos:
- El primero consiste en asignar valores a las entradas hasta completar todas las
filas de la tabla de verdad. El valor de las salidas del circuito se calcula
propagando las el valor de las entradas de izquierda a derecha hasta alcanzar
las salidas, calculando todos los valores intermedios que sean necesarios. Este
mtodo es general y se puede utilizar para analizar cualquier circuito
combinacional. Sin embargo, resulta tedioso.
- El segundo mtodo consiste en observar cuidadosamente el circuito para
encontrar alguna propiedad de alguno de sus bloques que nos permita
analizarlo ms fcilmente, dividindolo en partes ms sencillas.

Dependiendo de los componentes que forman el circuito, su complejidad y de cmo se
conectan entre s, ser ms ventajoso aplicar un mtodo u otro.

Analizaremos a continuacin algunos casos de la tabla de verdad para el circuito
propuesto aplicando el primer mtodo. Para ello se utilizar la siguiente figura, en la
que aparecen representadas las seales intermedias del circuito (salidas del
decodificador D0, D1, D2, D3 y entradas al multiplexor M0, M1, M2, M3).


9
Decodificador
0
1
2
3
1
2
3
0
Multiplexor
f
LSB
MSB
d
c
MSB LSB
D1
D3
D2
M1
M2
a b
D0
M0
M3
DEC2:4
MUX4

Si se considera que las entradas abcd=0000, al ser ab=00 la salida f coincidir con el
valor presente en la entrada 0 del multiplexor (seal M0). Por otra parte, al ser cd=00,
se activar la salida 0 del decodificador que tomar el valor 0, siendo el resto de
salidas del decodificador 1, por lo que la salida f valdr 0.
Si las entradas toman el valor 0001, al ser cd=01 se activar la salida 1 del
decodificador, por lo que la seal D1 valdr 0 y D0, D2 y D3 tomarn el valor lgico
1. La salida f tomar el valor presente en la entrada M0 al ser ab=00, es decir valdr
1.
Siguiendo un razonamiento semejante para todos los casos posibles que se pueden
presentar en las entradas, se calcularan las seales intermedias que fueran
necesarias para cada caso y se obtendran a partir de ellas el valor que tomara la
salida f.

A continuacin analizaremos este circuito mediante el segundo mtodo.
Si se consideran nicamente las variables a y b (entradas de seleccin del
multiplexor), podemos dividir la tabla de verdad en cuatro partes (ab=00, 01, ).
Examinaremos cada caso por separado:

- Si a = 0 y b = 0 la salida f tomar el valor de la entrada 0 del multiplexor (f =
M0). Esta entrada est conectada directamente a la salida de menor peso (0)
del decodificador (M0 = D0).
Por definicin, en un decodificador nicamente puede encontrarse activa una
de las salidas en cada instante. Por lo que para este circuito, al ser las salidas
activas a nivel bajo, la salida 0 del decodificador valdr 0 cuando C = 0 y D =
0, y 1 en el resto de casos. Este resultado nos permite calcular los primeros 4
valores de la salida. Tal como se muestra en la siguiente tabla de verdad:

a b c d f
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1

- Si a = 1 y b = 1 la salida f del multiplexor toma el valor de su entrada 3 de
dato (f = M3), la cual est conectada directamente a la salida 3 del
decodificador (M3 = D3). Aplicando un razonamiento similar al seguido cuando
se analiz el caso a = 0 y b = 0, se obtiene el valor que toma la salida f para
las cuatro ltimas filas de la tabla de verdad. La salida 3 del decodificador


10
tomar el valor 0 nicamente cuando c = 1 y d = 1, siendo 1 en el resto de
los casos. Es decir la tabla de verdad, cuando ab =11, es:

El resto de casos para a y b, se analizan de forma similar pero teniendo en cuenta que
las entradas al multiplexor no se encuentran conectadas de forma directa a las salidas
del decodificador.

- Para el caso a = 0 y b = 1, la salida f toma el valor de la entrada 1 del
multiplexor (seal M1, f = M1), el cual se puede calcular a partir de la siguiente
figura, en la que se han representado las seales intermedias (D0, D1, D2, D3,
M1, M2) del circuito.

Decodificador
0
1
2
3
1
2
3
0
Multiplexor
f
LSB
MSB
d
c
MSB LSB
D1
D3
D2
M1
M2
a b
D0
M0
M3
DEC2:4
MUX4

La seal M1 (entrada 1 del multiplexor) valdr 1 cuando D0 y D1 (salidas 0 y 1
del decodificador respectivamente) valgan 0 a la vez. Sin embargo, esto es
imposible, ya que en cada instante nicamente una de las salidas del
decodificador puede estar activada y valer 0. Por ello, M1 siempre tomar el
valor 0, independientemente del valor que tomen a y b.
Es decir la tabla de verdad, cuando ab = 01, es a siguiente:

a b c d f
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0

- Para el caso a = 1 y b = 0, la salida f toma el valor de la entrada 2 del
multiplexor (seal M2, f = M2). M2 valdr 1 (puerta NAND) cuando D1 D2
valgan 0, es decir para los casos cd = 00 y cd =10, y cero en el resto.

a b c d f
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0


11
a b c d f
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0

La tabla de verdad completa es la siguiente:
a b c d f
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

EJERCICIO 15
En una memoria EPROM 1Kx8, debido a un error durante el proceso de fabricacin,
la patilla correspondiente al bit ms significativo del bus de direcciones se encuentra
conectada permanentemente a 0. Ponga una V sobre la lnea en las respuestas
verdaderas y una F en las falsas.

La memoria con el error... En la memoria con el error...
Pasa a denominarse EEPROM.
Es no voltil
Es de acceso aleatorio
No se puede conectar con otras
memorias por el bus de datos.
El bus de datos es bidireccional.
No puede utilizarse en ningn caso
Para borrarla basta con no alimentarla.

Se reduce a la mitad el nmero de bits
utilizables
Se reduce a la mitad el ancho de cada
palabra utilizable
El bus de direcciones es bidireccional.
Solo se puede acceder a las
posiciones pares.
posiciones con direccin menor que
512
Solo es necesario conectar 7 lneas
del bus de datos.
Su capacidad, medida en nmero de
palabras, se reduce a la mitad


12

Solucin:
Se han marcado en negrita las respuestas verdaderas

La memoria con el error... En la memoria con el error...
Pasa a denominarse EEPROM.
Es no voltil
Es de acceso aleatorio
No se puede conectar con otras
memorias por el bus de datos.
El bus de datos es bidireccional.
No puede utilizarse en ningn caso
Para borrarla basta con no alimentarla.

Se reduce a la mitad el nmero de
bits utilizables
Se reduce a la mitad el ancho de cada
palabra utilizable
El bus de direcciones es bidireccional.
posiciones pares.
posiciones con direccin menor
que 512
Solo es necesario conectar 7 lneas
del bus de datos.
Su capacidad, medida en nmero
de palabras, se reduce a la mitad

EJERCICIO 16

En el sistema lgico de la figura todos los circuitos son multiplexores cuatro a uno
donde C y A son las entradas de seleccin menos significativas. Se pide:
- Obtener la tabla de verdad de la funcin de salida F (A,B,C,D).
- Realizar la misma funcin lgica con una PLA de cuatro entradas. Indique los
fusibles que permanecen tras el proceso de programacin.
-


13
Solucin:

M0
M1
M2
M3
M4
M0
M1
M2
M3
M4

La salida F toma el valor presente en la entrada de dato que se seleccione en el
multiplexor M4 mediante las entradas A B del circuito.

Las entradas al multiplexor M4 son las salidas de los multiplexores M0, M1, M2 y M3.
Hay que tener en cuenta que A es la entrada de seleccin de menor peso del multiplexor
M4, por lo que cuando en la tabla de verdad AB = 01, se seleccionar el dato presente
en la entrada 10 del multiplexor M4 y cuando AB = 10 se seleccionar el dato presente
en la entrada 01 del multiplexor M4.

Por otra parte, el valor en la salida de los multiplexores M0 a M3 depende del valor de
las entradas CD que actan como entradas de seleccin para estos multiplexores.

Segn lo anterior, y teniendo en cuenta que las entradas de seleccin menos
significativas son A y C, se puede calcular la tabla de verdad del circuito directamente.

En la siguiente tabla de verdad se han incluido, adems de las entradas y la salida del
circuito (columnas A, B, C, D, F), el multiplexor que proporciona el dato a la salida F,
segn los valores de A y B (columna MUX), y una breve explicacin sobre como se
obtiene el valor de salida de ese multiplexor (Valor seleccionado).


14

A B C D F MUX Valor seleccionado
0 0 0 0 0
MO

(AB=00)
(BA=00)
Entrada de dato 00 de M0
0 0 0 1 1
Entrada de dato 10 de M0 (C es la entrada de seleccin
de menor peso de M0)
0 0 1 0 1
0 0 1 1 0 Entrada de dato 11 de M0
0 1 0 0 1
M2

(AB=01)
(BA=10)
0 1 0 1 0
0 1 1 0 1
Entrada 01 de M2 (C es la entrada de seleccin de menor
peso de M1)
1 0 0 0 1
M1
(AB=10)
(BA=01)
1 0 0 1 1
1 0 1 0 0
1 1 0 0 0
M3
(AB=11)
(BA=11)
1 1 0 1 0
1 1 1 0 1

El esquema de la PLA con los fusibles que permanecen tras la grabacin es el de la
siguiente figura:

1
2
4
6
9
11
14
15
8


15
EJERCICIO 17

El circuito de la figura representa las funciones lgicas XY de tres entradas, A, B y
C.

Se pide:
a) Obtenga la tabla de verdad de las funciones X(A,B.C) e Y(A,B.C). Tome en
ambos casos la variable A como la ms significativa.
b) Obtenga las ecuaciones en forma de suma de productos sin simplificar para
la variable X
Solucin:
BC AB Y
C A AB X
=
+ = ) ( ) (

A partir de las ecuaciones anteriores, asignando valores a las variables y calculando el
valor de las expresiones, se puede completar la tabla de verdad para X e Y:
A B C AB A+C BC X Y
0 0 0 0 0 1 0 0
0 0 1 0 1 1 1 0
0 1 0 0 0 1 0 0
0 1 1 0 1 0 1 1
1 0 0 0 1 1 1 0
1 0 1 0 1 1 1 0
1 1 0 1 1 1 0 1
1 1 1 1 1 0 0 0
La expresin sin simplificar forma de suma de productos se obtiene a partir de las filas
en las que X toma el valor 1. Cada una de las filas representa un producto formado por
todas las variables de entrada (negadas o sin negar). Si la variable toma el valor 0
aparece negada y si toma el valor 1 aparece sin negar.
Cada uno de estos productos en los que aparecen todas las variables de la funcin se
denomina minitrmino. La expresin en forma de suma de productos en los que
aparecen todas las variables (en forma directa o complementada) se denomina forma


16
cannica (producto cannico). Esta suma de productos se puede expresar de forma
compacta mediante una expresin con un sumatorio que se denomina forma compacta o
numrica.
La funcin X est formada por la suma de los minitrminos 1, 3, 4 y 5.
= + + + =
3
) 5 , 4 , 3 , 1 ( C B A C B A BC A C B A X
EJERCICIO 18

En el circuito de la figura todos los componentes son ideales. El decodificador
trabaja considerando como 1 lgico la tensin de 5 V y como 0 lgico la tensin de
0 V. Dibuje la forma de onda de la tensin en la salida del operacional (Us) cuando
la tensin en las entradas A y B varan segn la forma de onda del cronograma de la
figura. Indique los puntos ms significativos de la tensin Us. En qu
configuracin trabaja el operacional?

Solucin:
Existe realimentacin al estar conectada la salida Us al terminal del operacional, por
lo que trabaja como amplificador sumador inversor.


17
El decodificador trabaja considerando como 1 lgico la tensin de 5V. y como 0
lgico 0V. El funcionamiento del decodificador se puede representar en la siguiente
tabla:
Entradas Salidas
A B 00 01 10 11
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Solamente se encuentra activa una sola salida del decodificador en cada instante, por lo
que la salida activa tendr una tensin de 5V. y el resto 0V.
Analicemos el caso A = 0 B = 0:

V V
R
R
Us 5 5
1
1
=
=

Como solamente se encuentra activa una entrada, el resto de casos se resuelve de la
misma forma. Pero considerando el valor correspondiente para la resistencia
conectada al terminal inversor (-) del operacional (R1, 2R1, 4R1, 8R1). Por lo tanto:

A B R (-) Us
0 0 R1 V V
R
R
Us 5 5
1
1
=
=
0 1 2R1 V V
R
R
Us 5 , 2 5
2 1
1
=
=
1 0 4R1 V V
R
R
Us 25 , 1 5
4 1
1
=
=
1 1 8R1 V V
R
R
Us 625 , 0 5
8 1
1
=
=


18
Con la tabla anterior, dibujar el cronograma es inmediato:

EJERCICIO 19

Disear un sistema formado por tres pulsadores y un LED, de forma que ste se
enciende solamente cuando se pulsen dos pulsadores a la vez.

a) Con puertas AND, OR y NOT
b) NAND
c) NOR

Solucin:

Llamaremos A, B y C a los pulsadores y L al LED. Cuando un pulsador se encuentre
pulsado su variable lgica tomar el valor lgico 1 y valdr 0 cuando no se encuentre
pulsado. Cuando el LED est encendido L vale 1 y 0 cuando est apagado.
Teniendo en cuenta lo anterior, se construye la siguiente tabla de verdad que define el
comportamiento del circuito lgico que controla el LED.

A B C L Pulsadores
0 0 0 0 Ningn pulsador activado
0 0 1 0 Un nico pulsador activado
0 1 1 1 Dos pulsadore activados
1 0 1 1 Dos pulsadores activados
1 1 0 1 Dos pulsadore activados
1 1 1 0 Tres pulsadores activados

Las ecuaciones lgicas del circuito en forma de sumas de productos se pueden
obtener a partir de la tabla de verdad:


19
= + + =
3
) 6 , 5 , 3 ( C AB C B A BC A L
A partir de la ecuacin anterior se puede dibujar de forma directa, sustituyendo cada
operador por la puerta lgica equivalente, el circuito lgico sin simplificar con puertas
AND, OR e inversores (NOT) que controla el encendido del LED:

AND3
inst16
AND3
inst17
AND3
inst18
OR3
inst19
L
N
O
T
i
n
s
t
2
0
A B C
N
O
T
i
n
s
t
2
1
N
O
T
i
n
s
t
2
2

Para obtener el circuito equivalente sin simplificar implementado nicamente con
puertas NAND, se transformara la ecuacin obtenida anteriormente aplicando las
propiedades del lgebra de Boole, o modificado de forma grfica el circuito obtenido
anteriormente con puertas AND, OR y NOT.

= + + = C AB C B A BC A L

= + + = C AB C B A BC A L
Doble inversin
C AB C B A BC A L =
Teoremas de DeMorgan

Un inversor se puede obtener a partir de una puerta NAND cortocircuitando sus dos
entradas. Esto se puede demostrar comparando las tablas de verdad de un inversor y
la de una puerta NAND de dos entradas con sus dos entradas unidas entre si.
A B C
A B C
A B C
AA BB CC
L


20
Para obtener el circuito equivalente implementado nicamente con puertas NOR, Hay
que transformar la ecuacin obtenida anteriormente con puertas AND, OR y NOT
aplicando las propiedades del lgebra de Boole, o modificar de forma grfica ese
circuito obtenido anteriormente.

C AB C B A BC A L + + =

C AB C B A BC A L + + =
Doble inversin
C AB C B A BC A L =
) ( ) ( ) ( C B A C B A C B A L + + + + + + =
) ( ) ( ) ( C B A C B A C B A L + + + + + + + + =

En la ltima expresin cada uno de los sumandos parciales se puede representar
mediante una puerta NOR de 3 entradas. En la figura se representa como se puede
transformar el resto del circuito para dibujarlo nicamente con puertas NOR.
Al igual que para el caso de las puertas NAND, un inversor se puede obtener
cortocircuitando las entradas de una puerta NOR.

NOR3
inst
NOR3
inst1
NOR3
inst2
N
O
R
2
i
n
s
t
9
N
O
R
2
i
n
s
t
1
0
N
O
R
2
i
n
s
t
1
1
A B C
OR3
inst6
NOT
inst8
NOT
inst12
L
NOR3
inst13
NOR2
inst15

Nota: En general, antes de implementar el circuito se utiliza algn mtodo de
minimizacin (lgebra de Boole, mapas de Karnaugh, algoritmos implementados
en computadora, etc.) para as obtener un circuito ms sencillo, con un menor
nmero de componentes. En nuestro caso se podra utilizar el A. de Boole para
obtener una expresin ms sencilla, con menos literales (variables) y operadores
lgicos, lo que dara lugar a un circuito con menos componentes. En este caso
particular, el lector puede comprobar que no es posible simplificar el circuito

Nota: Las puertas NAND y NOR son especialmente interesantes, ya que cualquier
circuito se puede disear nicamente con puertas NAND o NOR.


21
EJERCICIO 20

Un sistema de alarma tiene 4 detectores A, B, C y D situados en distintas zonas de un
edificio. La alarma se encender cuando se activen 3 4 detectores. La alarma nunca
se disparar si se activan uno o dos detectores, tampoco se disparar si A = 0 y B = C
= D = 1. Por razones de seguridad la alarma se encender si B = C = D = 0 y A = 1.
Suponga que cuando el detector se activa proporciona un 1 lgico a su salida y que
cuando se activa la alarma se indica mediante un 1. Implemente el circuito de
activacin de la alarma con puertas, AND, OR y NOT.

Solucin:

A partir de los datos del enunciado se puede obtener la tabla de verdad para la
activacin de la alarma (F):

A B C D F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

Y la ecuacin lgica del circuito:

ABCD D ABC D C AB CD B A D C B A F + + + + =

El esquema del circuito sin simplificar con puertas AND, OR y NOT es el siguiente:

A B C
AA BB CC
D
D
F


22

EJERCICIO 21

Dada la funcin lgica f(A,B,C,D) = (0,1,3,5,7,9,11,12) (Vale 1 para la entradas 0,1,3
y 0 en el resto de casos). Obtenga la expresin de puertas utilizando nicamente
puertas NAND. No es necesario que dibuje el esquema de puertas, solo las
ecuaciones.

Solucin:

D C AB CD B A D C B A BCD A D C B A CD B A D C B A D C B A f + + + + + + + =

D C AB CD B A D C B A BCD A D C B A CD B A D C B A D C B A f + + + + + + + =
Doble
inversin
D C AB CD B A D C B A BCD A D C B A CD B A D C B A D C B A f + =
Teorema
de
DeMorgan

EJERCICIO 22

Dada la PAL de la figura, en la que se han implementado las funciones lgicas F y G,
se pide:
a) Obtenga las expresiones algebraicas cannicas en forma de suma de
productos de las funciones F y G de la Figura 1
b) Suponga ahora que A= 0. Implemente las funciones F y G mediante un
multiplexor de tres entradas de seleccin (segn se muestra en la Figura 2,
de forma que si la entrada de seleccin S2 es 0 se obtiene en la salida Y
del multiplexor la funcin F y si S2 es 1 se obtiene G.

A B D C
F G

Figura 1
MUX
D0
D1
D2
D3
D4
D5
D6
D7
S2 S1 S0
Y
Y = F 0
Y = G 1
C D
MUX
D0
D1
D2
D3
D4
D5
D6
D7
S2 S1 S0
Y
Y = F 0
Y = G 1
C D

Figura 2


23
Solucin:

Las expresiones algebraicas de F y G se obtienen observando los contactos existentes en
el plano AND y en el plano OR.

CD D B A C AB F + + =
AC BC AD G + + =

Si suponemos que A=0, las expresiones anteriores se simplifican, al eliminarse todos
los productos lgicos en los que aparezca la variable A:

CD F =
BC G =

Por la definicin de funcionamiento de un multiplexor:
c) Cuando S2=0 se seleccionarn las entradas de dato D0 a D3 del
multiplexor segn los valores de C y D.
d) Cuando S2=1 se seleccionarn las entradas de dato D4 a D7 del
multiplexor segn los valores de C y D.

F se debe obtener cuando S2 = 0. En este caso, se seleccionan las entradas de dato D0
a D3 del multiplexor. Por otra parte, como F = CD, quiere decir que F valdr 1
nicamente cuando C = D = 1. Por lo que se debe seleccionar un 1 cuando CD=11.
Por lo tanto, en las entradas de seleccin del multiplexor se deben poner los siguientes
valores lgicos (fila Valor dato):

Seleccin CD 00 01 10 11
Entrada de dato
seleccionada
D0 D1 D2 D3
Valor dato 0 0 0 1

Para G, podemos aplicar las propiedades del a. de Boole para obtener una expresin en
la que aparezcan las dos variables de seleccin del multiplexor (C y D).

D BC BCD D D BC BC G + = + = = ) (

Esta ltima expresin lgica indica que G toma el valor de B cuando CD=1 y cuando
CD = 10. G valdr 0 en el resto de casos.

Seleccin CD 00 (D4) 01 (D5) 10 (D6) 11 (D7)
Entrada de dato
seleccionada
D4 D5 D6 D7
Valor dato 0 0 B B


24
MUX
D0
D1
D2
D3
D4
D5
D6
D7
S2 S1 S0
Y
Y = F 0
Y = G 1
C D
MUX
D0
D1
D2
D3
D4
D5
D6
D7
S2 S1 S0
Y
Y = F 0
Y = G 1
C D
0
0
1
0
F:
S2 = 0
G:
S2 = 1
0
0
B
B

EJERCICIO 23
El circuito de la figura tiene 4 entradas A, B, C, D y una salida S. Obtenga la tabla de
verdad de la salida S(A, B, C, D). Justifique su respuesta.

DECODIFICADOR
S0
S1
S2
S3
S4
S5
S6
S7
MUX
0
1
Sel
D
E0
E1
E2
C
B
A
S
DECODIFICADOR
S0
S1
S2
S3
S4
S5
S6
S7
MUX
0
1
Sel
D
E0
E1
E2
C
B
A
E0
E1
E2
C
B
A
S

A B C D S
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1


25
Solucin:
Del esquema del circuito se observa que cuando D = 0 la salida S = 0 (al ser D la
entrada a una puerta AND), esta propiedad del circuito permite obtener directamente la
mitad de la tabla para S.
Por el mismo motivo, la salida S ser 0 cuando la salida del multiplexor (MUX) sea 0.
Para analizar este caso se van a considerar las seales intermedias X, Y, Z, T.

Del funcionamiento del multiplexor se deduce que cuando Z = 0 T = X y cuando Z =
1 T = Y, las cuales se representan en la siguiente figura:

DECODIFICADOR
S0
S1
S2
S3
S4
S5
S6
S7
MUX
0
1
Sel
D
E0
E1
E2
C
B
A
S
DECODIFICADOR
S0
S1
S2
S3
S4
S5
S6
S7
MUX
0
1
Sel
D
E0
E1
E2
C
B
A
E0
E1
E2
C
B
A
S
X
T
Z
Y

Z ser 0 cuando S6 = S7 = 1 (puerta NAND). Esta condicin es imposible, ya que
deberan estar activadas al mismo tiempo las dos salidas del decodificador, por lo que
Z es 1 siempre. Esto implica que T = Y, ya que X no se seleccionar nunca.

Por otra parte, Y = 1 cuando S2 S3 (puerta XOR).
Esta condicin se cumple cuando est seleccionada una de las dos salidas (S2 S3)
del decodificador y el resto de las salidas del decodificador valen 0. Esta condicin
se cumple cuando ABC = 010 ABC = 011. Por lo que se cumple que S1 = 1 cuando
se da alguna de las siguientes condiciones (marcadas en rojo en la tabla de verdad):

ABC = 010 y D = 1
ABC = 011 y D = 1

A B C D S
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0


26
EJERCICIO 24

Dado el circuito de la figura, cuyas entradas son A, B, C, D y sus salidas S1 y S2.
Obtenga la tabla de verdad que define el valor de las salidas en funcin de las
entradas. Ordene las columnas de la tabla de verdad de la forma A B C D S1 S2.

Decodificador
A0
A1
A2
A3
E1
E0
A
B
0
1
0
1
D
MUX
MUX
C
S2
S1

Solucin:

S1 es 1 cuando alguna de las entradas a la puerta OR es 1. Es decir, cuando el
multiplexor selecciona la entrada salida activa del multiplexor. Esto se produce para
las siguientes combinaciones de las entradas:

C = 0 y AB = 00
C = 1 y AB = 01
D = 0 y AB = 10
D = 1 y AB = 11

Para el resto de combinaciones de las entradas S1 es 0.
S2 es 1 cuando D = 1 y S1 = 1 a la vez (puerta AND). En el resto de casos valdr
0.
Teniendo en cuenta lo anterior se puede completar la tabla de verdad:

A B C D S1 S2
0 0 0 0 1 0
0 0 0 1 1 1
0 0 1 0 0 0
0 0 1 1 0 0
0 1 0 0 0 0
0 1 0 1 0 0
0 1 1 0 1 0
0 1 1 1 1 1
1 0 0 0 1 0
1 0 0 1 0 0
1 0 1 0 1 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 1 1 1


27
EJERCICIO 25

Para el circuito de la figura, cuyas entradas son A, B, C y D y sus salidas X, Y, Z.
Complete la tabla de verdad para las entradas y salidas del circuito.

MUX
D0
D1
D2
D3
S1 S0
X
C
D
C
D
C
D
1
A B
DECOD
S1
S0
E
A
A
X
Y
Z
MUX
D0
D1
D2
D3
S1 S0
X
C
D
C
D
C
D
1
A B
DECOD
S1
S0
E
DECOD
S1
S0
E
A
A
X
Y
Z

A B C D X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Solucin:

Para obtener el valor de X, hay que dar valores a A y B y calcular el valor
correspondiente de la entrada de dato (D0 a D3) al multiplexor, el cual depende de C y
D.
Por ejemplo, cuando AB = 00, X = C+D (X valdr 1 cuando alguna de ellas sea 1).
Cuando AB = 10 X = 1 siempre, etc.

Y vale 1 cuando A = 1 cuando S0 = 1 (puerta OR). Esta ltima condicin equivale
a que X = 0 (entrada al decodificado). Por lo que cuando X = 0 Y vale 1.

Observando el circuito se deduce que Z =1 cuando X = 1 (se activa S1) y A = 1


28
(ambas condiciones a la vez, al ser una puerta AND)

Considerando las condiciones anteriores, se puede completar la tabla de verdad para
X, Y, Z:

A B C D X Y Z
0 0 0 0 0 1 0
0 0 0 1 1 0 0
0 0 1 0 1 0 0
0 0 1 1 1 0 0
0 1 0 0 1 0 0
0 1 0 1 1 0 0
0 1 1 0 1 0 0
0 1 1 1 0 1 0
1 0 0 0 1 1 1
1 0 0 1 1 1 1
1 0 1 0 1 1 1
1 0 1 1 1 1 1
1 1 0 0 0 1 0
1 1 0 1 1 1 1
1 1 1 0 1 1 1
1 1 1 1 0 1 0

EJERCICIO 26

Dados los nmeros X= AC16 y 8910. Se pide:
- Represente X en decimal, binario, octal y complemento a dos.
- Represente Y en signo magnitud, complemento a 1 y complemento a 2, con
el mnimo nmero de bits necesario en los tres casos.

Solucin:

Para convertir a binario, se aplican divisiones sucesivas por 2:

X
2
= 10101100

Como comprobacin, se va a convertir el nmero binario obtenido a hexadecimal.
Para convertir a hexadecimal, se agrupa en grupos de 4 bits de derecha a izquierda,
aadiendo a la izquierda los ceros que sean necesarios.


29

X
2
= 1010 1100 = AC
16
= ACH

Por lo que la conversin a binario es correcta.

Tambin se podra haber convertido A antes a binario directamente desde
hexadecimal. Para ello, hay que sustituir cada dgito hexadecimal por su equivalente
binario de 4 bits (16 = 2
4
), segn la siguiente tabla de equivalencias entre decimal,
binario y hexadecimal.

Decimal Binario Hexadecimal
0 0000 0
1 0001 1
2 0010 2
3 0011 3
4 0100 4
5 0101 5
6 0110 6
7 0111 7
8 1000 8
9 1001 9
10 1010 A
11 1011 B
12 1100 C
13 1101 D
14 1110 E
15 1111 F

Para convertir a octal se agrupa en grupos de tres bits de derecha a izquierda (8 = 2
3
),
aadiendo a la izquierda los ceros que sean necesarios.

Como X es un nmero positivo, para expresarlo en complemento a dos (C2) hay que
aadir un 0 a la izquierda a su expresin binaria, ya que en el convenio de C2 el bit
ms significativo representa una magnitud dada por su peso y un signo. Cuando es 1
el signo es negativo y cuando es 0 el nmero es positivo.

X
2
= 10101100
2
= 010101100
C2


30
EJERCICIO 27

Suponga la misma entrada de datos D y la misma seal de reloj CLK para dos
biestables D. Considere el primero activo por flanco de subida (salida Q1) y el
segundo por flanco de bajada (salida Q2). Represente las seales de salida de cada
uno de los biestables.

EJERCICIO 28

Complete el cronograma para el circuito de la figura. Suponga que inicialmente el
estado del biestable es 0. La seal D se corresponde con la entrada del biestable.

Solucin:
La entrada del biestable D sigue la expresin:
C A AB D + =
1 2 3 4 5 7 6
CLK
D
Q
1
Q
2


31
La salida del biestable, Q (que coincide con la salida del circuito, C) se actualiza en los
flancos ascendentes de reloj, tomando el valor de D.

EJERCICIO 29

estado del biestable es 0. La seal D se corresponde con la entrada del biestable.
Solucin:
La seal D de entrada al biestable, se corresponde con la expresin:
Q B Q A D + =
donde Q se corresponde con la salida del biestable en el estado actual.
Por otra parte, Q actualiza la salida del circuito en los flancos ascendentes de reloj,
tomando el valor de D.


32

EJERCICIO 30

estado del biestable es 0. Las seales Q1 y Q2 se corresponden con las salidas del
primer y segundo biestable, respectivamente.

Solucin:
Los biestables D actualizan sus salidas (Q1 y Q2) en los flancos ascendentes de reloj.
La seal OUT, se corresponde con la expresin:
2 1 Q Q OUT =

EJERCICIO 31

Disee una memoria de 2kx4 con integrados de 1kx4.

Solucin:
Se dispone de integrados de 1k de capacidad, que se direccionan con:
s direccione de lineas 10 1024 2
10
=
Estas lneas de direcciones se numeran de la ms significativa a la menos significativa como:
A9, A8, A7, etc. hasta la A0.

Como se pretende direccionar una memoria de 2k palabras de capacidad, se necesitan:


33
s direccione de lineas 11 2 2 2
11 10
=
Es decir, se necesitan 2 memorias de capacidad 2
10
(1k) y adems es preciso aadir una nueva
lnea de direccin, que llamamos A10. Esta nueva lnea de direccin, A10, se puede utilizar para
distinguir cual de las dos memorias de 1k se esta direccionando.
- Cuando A10 = 0 /CS1 = 0, se selecciona la memoria N1 y no se selecciona la N2
(/CS2=1).
- Cuando A10 = 1 /CS2 = 0, se selecciona la memoria N2 y no se selecciona la N1
(/CS1=1).
La implementacin descrita anteriormente se realiza con una puerta NOT conectada como se
muestra en la figura de forma que, en cada momento, nicamente puede estar seleccionado uno
de los chips de 1k.
Las lneas de datos, denominadas en el ejemplo como I04:IO1, se unen una a una a la salida de
ambos chips.

EJERCICIO 32

Se desea disear una memoria de 4kx4 y se dispone de memorias de 1kx4.

Solucin:
Se dispone de integrados de 1k de capacidad, que se direccionan con:
s direccione de lineas 10 1024 2
10
=
Estas lneas de direcciones se numeran de la ms significativa a la menos significativa como:
A9, A8, A7, etc. hasta la A0.

Como se pretende direccionar una memoria de 4k palabras de capacidad, se necesitan:
s direccione de lineas 12 2 2 2 2 4
12 10 2 10
= =
Es decir, se necesitan 4 memorias de capacidad 2
10
(1k) y adems es preciso aadir dos lneas


34
nuevas de direcciones, (respecto de las 10 lneas para integrados de 1k), que llamamos A11 y
A10.

Estas dos lneas nuevas de direccin, se pueden utilizar para distinguir cual de las 4 memorias
de 1k se esta direccionando. Una forma sencilla de hacerlo es utilizar un decodificador. El
decodificador permite seleccionar cada uno de los integrados, de forma que nicamente
uno de ellos este activo en cada instante.
En este caso se utiliza un decodificador 2 a 4, con salidas activas a nivel bajo. Las
entradas del decodificador se conectan a las lneas A11 y A10 y sus salidas
decodificadas a las entradas de seleccin de cada chip de memoria RAM.
De este modo:

A11 A10 RAM seleccionada
0 0 Chip 0
0 1 Chip 1
1 0 Chip 2
1 1 Chip 3

Las lneas de datos, denominadas en el ejemplo como D3:D0, se unen una a una a la salida de
los 4 chips.

EJERCICIO 33

Se quiere disear del mapa de memoria de una nueva consola porttil de videojuegos que


35
ser lanzar al mercado en breve. Este dispositivo se caracteriza por trabajar con
palabras de 32 bits y utilizar 21 lneas de direcciones. La distribucin de la memoria es
como sigue:
- En la parte baja de la misma (posicin 0) se ubican 128K de ROM.
- A continuacin se sitan 256 K de memoria no voltil pero reprogramable para
poder realizar actualizaciones del sistema.
- A continuacin se dispone de 256 K libres para ser utilizados en otros modelos que
se lanzarn al mercado posteriormente.
- Tras este hueco se desea ubicar 1 M de memoria DRAM.
- En la parte superior del espacio de memoria se colocan 128 K de SRAM, para la
memoria grfica del sistema.
- Entre esta zona (SRAM) y la inmediata inferior (DRAM) de deja un hueco para
conectar perifricos al sistema y tarjetas especiales de ampliacin.
- Para la construccin del circuito se dispone de un nmero suficiente de los
siguientes circuitos:
o ROM de 128Kx16
o DRAM de 512Kx16
o SRAM de 64Kx32
o FLASH de 256Kx32
1. Cuntos circuitos integrados se necesitan de cada tipo para completar el esquema
de memoria?
Para completar el esquema de memoria se necesitan:
- 2 memorias ROM de 128kx16 para extender la longitud de palabra hasta 32 bits
- 1 memoria FLASH de 256kx32
- 4 memorias DRAM de 512kx16 para extender la longitud de palabra hasta 32
bits y completar 1M de DRAM
- 2 memorias SRAM de 64kx32 para completar 128k de SRAM

2. Disee el mapa de memoria del sistema indicando en hexadecimal las direcciones de
comienzo y final de cada uno de los circuitos integrados de memoria.

Direccin hexadecimal
SRAM2 64kx32
Final: 1 F F F F F
Inicio: 1 F 0 0 0 0
SRAM1 64kx32
Final: 1 E F F F F
Inicio: 1 E 0 0 0 0
Libre 256k
Final: 1 D F F F F
Inicio: 1 A 0 0 0 0
DRAM3
512kx16
DRAM4
512kx16
Final: 1 9 F F F F
Inicio: 1 2 0 0 0 0
DRAM1
512kx16
DRAM2
512kx16
Final: 1 1 F F F F
Inicio: 0 A 0 0 0 0
Libre
256k
Final: 0 9 F F F F
Inicio: 0 6 0 0 0 0
FLASH
256kx32
Final: 0 5 F F F F
Inicio: 0 2 0 0 0 0
ROM1
128kx16
ROM2
128kx16
Final: 0 1 F F F F
Inicio: 0 0 0 0 0 0


36
3. Disee un sistema de decodificacin para los distintos circuitos que componen la
memoria.
Una posible implementacin para direccionar los distintos circuitos de memoria, es el empleo de
un decodificador. Un decodificador diseado adecuadamente permite seleccionar directamente,
a travs de una de sus salidas, las memorias de menor tamao y, mediante lgica adicional, las
memorias de tamao superior.

El mapa de memoria posee 21 lneas de direccin, numeradas como A
20
: A
0
. Con 21 lneas de
direccin se pueden direccionar hasta
21
2 posiciones de memoria, es decir, 2M = 2048k. El
tamao total de la memoria se puede repartir teniendo en cuenta el tamao menor de los chips,
en este caso de las memorias SRAM de 64k.
32
64
2048
64
2
= =
k
k
k
Mb

De esta manera se pueden direccionar hasta 32 tramos de 64k cada uno, si se emplea un
decodificador 5:32 como se muestra en la Figura 1. Las entradas del decodificador se
corresponden con las 5 lneas de mayor peso del bus de direcciones: A
20
, A
19
, A
18
, A
17
y A
16
. La
salida O
31
, por ejemplo, se conecta directamente a la entrada de seleccin de chip ( CS ), de la
memoria SRAM2. Las salidas O
0
y O
1
generarn la seal de seleccin de los chips ROM1 y
ROM2 conjuntamente (mediante una puerta AND), ya que el circuito integrado ROM1 contiene
los 16 bits de mayor peso de la palabra (parta alta) y ROM2 los 16 bits de menor peso de la
misma (parte baja). El procedimiento es anlogo con el resto de salidas de decodificador.
Por otro lado, es preciso dejar los dos huecos especificados en el enunciado para ampliaciones
posteriores.

4. Dibuje el circuito completo indicando de forma clara todas las conexiones.
Las lneas del bus de direcciones, mediante las cuales se accede a cada tipo de memoria, se
calculan segn las posiciones de memoria que se quieran direccionar. Por ejemplo, para las
memorias ROM de 128k de necesitan 17 lneas de direccin:
20
A
A
19
18
A
A
17
A
16
O
O
O
0
1
2
O
O
O
O
O
O
O
O
O
O
O
5
6
9
10
17
18
25
26
29
30
31
O
O
O
O
O
O
O
31
31
31
31
31
31
31
4
2
1
0
I
I
I
I
3
I
DEC
5:32
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
CS ROM1 Y ROM2
CS DRAM1 Y DRAM2
CS DRAM3 Y DRAM4
CS SRAM1
CS SRAM2
CS FLASH
Hueco
perifricos
256k
libres

Figura 1


37
17 10 7
2 2 2 128 = = k
Para las memorias ROM las lneas del bus de direcciones seran las numeradas como A
16
: A
0.
El nmero de lneas de datos que parten de cada memoria depende de si la longitud de la palabra
del circuito integrado de memoria es de 16 de 32 bits. En el caso de ser de 16 bits, la
numeracin puede ser D
31
: D
16
D
15
: D
0
, dependiendo de si es la parte alta o baja de la palabra,
respectivamente. Si la longitud de la palabra del chip es de 32, las lneas de datos se numeran
como D
31
: D
0.

EJERCICIO 34

En la figura se representa una PROM que no ha sido programada (todos sus fusibles
estn intactos). Indique los fusibles que permanecern tras el proceso de grabacin,
20
A
A
19
18
A
A
17
A
16
O
O
O
0
1
2
O
O
O
O
O
O
O
O
O
O
O
5
6
9
10
17
18
25
26
29
30
31
O
O
O
O
O
O
O
31
31
31
31
31
31
31
4
2
1
0
I
I
I
I
3
I
DEC
5:32
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
31
D :D
16 16
A :A
0
D
CS
A
ROM2
128kx16 15
D :D
0
A
16 0
:A
20
A :A
16
5
Hueco
perifricos
256k
libres
20
A :A
0
16 17 17
21
D
CS
A
18
A :A
0
31
D :D
16
16 19 19
D
CS
A
DRAM3
512kx16
18
A :A
0
15
D :D
0
16
D
CS
A
DRAM4
512kx16
16
15
A :A
0
31
D :D
0
32
D
CS
A
SRAM2
64kx32
16
15
A :A
0
31
D :D
0
32
D
CS
A
SRAM1
64kx32
18
A :A
0 31
D :D
16
16 19 19
D
CS
A
DRAM1
512kx16 18
A :A
0 15
D :D
0
16
D
CS
A
DRAM2
512kx16
18
A
17 0
:A 31
D :D
0
32
16
D
CS
A
FLASH
256kx32
ROM1
128kx16
31
D :D
0
32


38
si se desea implementar un conversor de cdigo binario a cdigo Gray, cuya tabla de
verdad se indica en la figura.

Solucin:
En una PROM el usuario programa el plano OR. Como en el plano AND estn
implementadas todas las posibles combinaciones de las entradas (B3, B2, B1, B0), en el
plano OR se sumarn todas las combinaciones que hacen 1 cada una de las funciones
de salida (G3, G2, G1, G0).


39
Para que una combinacin se sume a la salida, el fusible que conecta dicha
combinacin con la salida, debe permanecer intacto (en la figura aparece marcado con
un punto gordo azul). Se observa que, el proceso es tan sencillo como copiar la tabla
de verdad sobre la matriz programable OR:
- Si en la tabla aparece un 1 para la funcin G0, el fusible permanece
- Si en la tabla aparece un 0 para la funcin G0, el fusible se funde y no hay
conexin


40
EJERCICIO 35

Implemente en la PAL de la figura las siguientes funciones lgicas:

Solucin:
Cada una de las funciones de salida, F1, F2 y F3, viene expresada como suma de
productos. En una PAL el usuario puede programar el plano AND.
La funcin F1 es una funcin de 4 variables de entrada (A, B, C y D), por lo que se
puede implementar con esta PAL de 4 entradas. De la misma manera ocurre con la
funcin F2, que es nicamente de dos variables (A y B). Sin embargo, la funcin F3, que
es de 5 variables no se puede implementar, en principio con esta PAL por tener ms
variables que entradas tiene la PAL que son 4. Slo podra hacerse en el caso de poder
simplificar la funcin e intentar eliminar alguna variable. En este caso no es posible.
En la figura se muestran los fusibles que se funden en el plano AND para implementar
las funciones F1 (azul) y F2 (rojo).
F3 tiene ms variables (5) que entradas hay en la PAL (4), por lo que para implementar
dicha funcin en la PAL de la figura hay que simplificar la funcin para intentar
eliminar alguna variable. En este caso no se puede implementar F3, ya que no se puede
simplificar ms la expresin, lo que se puede comprobar empleando el lgebra de
Boole o cualquier otro mtodo de simplificacin.

=
=
=
5
3
2
2
4
1
) 31 , 4 , 1 ( ) , , , (
) 7 , 0 ( ) , (
) 6 , 5 , 2 , 0 ( ) , , (
D C B A F
B A F
C B A F


41

EJERCICIO 36

Indique en la PLA de la figura, los fusibles que permanecern tras el proceso de
grabacin, si se desea implementar las siguientes funciones.

c b ad abd c ab F
F
+ + + =
=
2
) 15 , 7 , 3 , 2 , 0 ( 1
4


42
Solucin:
En una PLA el usuario puede programar, tanto el plano AND como el plano OR.
Ambas funciones F1 y F2, de 4 y 3 variables, respectivamente, se pueden implementar
con esta PLA de 4 entradas. En la figura se muestra la implementacin final marcando
con puntos gordos los fusibles que permanecen en ambos planos y por tanto sirven de
conexin entre entradas y salidas.

c b ad abd c ab F
d c b a F
+ + + =
=
2
) 15 , 7 , 3 , 2 , 0 ( ) , , , ( 1
4
0
2
3
7
15
a b c d

EJERCICIO 37

Para el dispositivo programable de la figura se pide:
a. Qu tipo de dispositivo programable es? Justifique su respuesta. Indique
qu tipos de dispositivos lgicos programables conoce, comentando sus
principales caractersticas.
b. Implemente las siguientes funciones lgicas, marcando mediante un crculo
todos los fusibles que permanecen tras el proceso de grabacin.


43
Solucin:
a) Se trata de una PAL, ya que el plano OR es fijo. Existen varios tipos de dispositivos
programables segn el plano que programe el usuario.

AND OR
PROM X
PAL X
GAL X
PLA X X
Tipo
Plano Programable

b) La implementacin de las funciones se muestra en la figura. Se observa que la
funcin F4 depende de la funcin F1 por lo que para su implementacin ser preciso
conectar F1 en una de las entradas de la PAL.

1 1 4
3
2
1
F C F A F
B A AB F
AC C B F
C B A BC A F
+ =
+ =
+ =
+ =


44
PREGUNTAS DE TEST

1) En una memoria RAM dinmica de 2Kx8
a) Podemos almacenar como mximo 2000 palabras de un byte
b) La memoria tiene 12 lneas de direccin y 8 de datos
c) Cada bit se almacena en un condensador
d) La memoria es de solo lectura

2) Debido a un error durante el proceso de fabricacin, en una Memoria RAM de
1Kx8 la patilla correspondiente a la direccin de mayor peso A
9
no tiene conexin
con el interior del chip. Adems, debido a este error, internamente A
9
se encuentra
permanentemente conectada al valor 0 lgico. Entonces:
a) La memoria no puede utilizarse en ningn caso
b) Si se puede utilizar, pero solo se pueden direccionar las posiciones pares
c) Si se puede utilizar, pero solo se pueden direccionar las posiciones impares
d) Si se puede utilizar, pero la capacidad de la memoria ha disminuido a 4K bits

3) En una Memoria EPROM de 2KB
a) Los datos almacenados se borran si se desconecta la alimentacin
b) Los datos se pueden borrar elctricamente
c) Los datos los graba el fabricante del circuito
d) Los datos los graba el usuario y los borra mediante luz ultravioleta

4) Una GAL
a) Es totalmente idntica a una PAL
b) Tiene dos planos AND programables y biestables
c) Tiene un plano AND programable y un plano OR fijo
d) Tiene un plano AND fijo y un plano OR programable

5) Se desea construir un circuito de memoria de 2Kx16 lo ms sencillo posible a partir
de memorias de 1Kx16. Entonces
a) Se necesitan nicamente 2 memorias 1Kx16
b) Se necesitan 2 memorias 1Kx16 y un multiplexor
c) Se necesitan 2 memorias 1Kx16 y un inversor
d) Es imposible construir esa memoria con los integrados 1Kx16

6) Se quiere construir un circuito de memoria de 2Kx8 con el mnimo nmero de
componentes mediante chips de 1Kx4. Se necesitan:
a) Un decodificador y 4 memorias 1Kx4
b) Un decodificador y 2 memorias 1Kx4
c) Un inversor y 4 memorias 1Kx4
d) Un multiplexor y 4 memorias 1Kx4

7) Una SRAM 1Mx8
a) Se debe refrescar para que no se borren los datos almacenados en ella
b) Es no voltil
c) La informacin se almacena mediante pulsos elctricos
d) Puede almacenar 1M bit de informacin

8) Si una memoria RAM de 32Kx4 se ha construido mediante un nico chip RAM de
64Kx8, entonces


45
a) Es falso ya que es imposible hacerlo
b) Una lnea del bus de datos se ha conectado a GND
c) Una lnea del bus de datos se ha conectado a VCC
d) Una lnea del bus de direcciones se ha conectado a un valor lgico fijo

9) Una PLA
a) Tiene dos planos OR y ambos son programables por el usuario
b) Tiene dos planos AND y ambos son programables por el usuario
c) Tiene un plano AND y un plano OR y el plano OR es fijo
d) Ninguna de las anteriores

10) En una memoria de semiconductor 1Kx8
a) Se pueden implementar todas las funciones lgicas
b) Se pueden implementar nicamente 8 funciones lgicas de 10 variables
c) Se dispone de 8 lneas de direccin

11) Una FPGA
a) Tiene una arquitectura ms sencilla que una PAL
b) Tiene una arquitectura ms compleja que una PAL
c) Es un tipo de memoria que necesita refresco

12) Si la primera direccin de una memoria EEPROM de 1Kx16 es la cero, la ltima
direccin de la memoria es la
a) 1024
10

b) 1000
10

c) 3FFH
d) 400H

13) Para disear una memoria de 256Kx8 con integrados de 128Kx4, mediante el
hardware ms sencillo posible, se necesitan
a) 2 integrados de 128Kx4 y un decodificador
b) 4 integrados de 128Kx4 y un multiplexor
c) 4 integrados de 128Kx4 y un inversor

14) En una memoria SRAM de 1Kx16, debido a un fallo, una de las patillas del bus de
direcciones se encuentra conectada permanentemente al valor lgico 1. Entonces
a) La memoria no puede utilizarse
b) La memoria puede utilizarse, aunque su capacidad se ha reducido a la
mitad
c) La memoria puede utilizarse si la entrada de Chip Select se pone a 0

15) En una memoria PROM de 1Kx16 se pueden almacenar
a) 1000 bytes
b) 1023 bytes
c) 2048 bytes
d) 1Kbyte

16) Indique la opcin en la que aparecen tres fabricantes de FPGAs


46
a) Xlinx, Altera, Acme
b) Intel, Motorola, GNU
c) Xilinx, Altera, Actel
d) Xilinx, lattice, Intel

17) En un computador con arquitectura Von Newman
a) Se utiliza un nico espacio de memoria para datos e instrucciones
b) No se utilizan integrados de memoria
c) Se utilizan espacios de memoria separados para datos e instrucciones

18) Un computador con arquitectura Harvard
a) Utiliza el mismo espacio de memoria para datos e instrucciones
b) Almacena datos e instrucciones en una ROM
c) Utiliza memorias separadas para datos e instrucciones

Solucin a las preguntas de test:

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
c d d c c c c d d b b c c b c c a c

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