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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation


Bus de communication
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
introduction
bus de communications avec des systmes
extrieurs la machine

on ne traitera pas les bus PCI, ISA,PCMCIA ou


SCSI (priphriques)

ni les bus srie comme RS232 ou USB

PC104 et PC104+ sont deux bus que l'on rencontre


beaucoup dans les applications TR. Ils sont
quivalents ISA et PCI

VME
bus de terrain (CAN)
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Bus VME
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le bus VME
Versa Module Eurocard
standard industriel n au dbut des annes 1980

au dbut pour les cartes bases sur des processeurs


Motorola 68000

trs utilis dans les applications mettant en jeu


l'acquisition et le traitement des donnes
norme passe dans le domaine public (pas de
licence pour un bus propritaire)

VME International Trade Union http://www.vita.com


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le standard VME
dfini dans la norme
IEEE 1014-87 ou IEC 821-297
bus multiprocesseur asynchrone:

plusieurs cartes matresses


peuvent accder des
ressources communes (cartes
mmoire, modules d'E/S, etc...)

cadenc par un mcanisme de


handshake
cartes au format "double Europe"
(norme DIN 41612 et DIN 41494)
sur 2 connecteurs P1 et P2 de
96 broches
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le standard VME
Connecteur P1

un bus de donnes de 16 bits

un bus d'adresses de 24 bits

6 lignes de modification d'adresses

plusieurs lignes d'alimentation et de contrle


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Pin Assignment for the VMEbus P1/J1 Connector
Pin Row a Row b Row c
1 D00 BBSY* D08
2 D01 BCLR* D09
3 D02 ACFAIL* D10
4 D03 BG0IN* D11
5 D04 BG0OUT* D12
6 D05 BG1IN* D13
7 D06 BG1OUT* D14
8 D07 BG2IN* D15
9 GND BG2OUT* GND
10 SYSCLCK BG3IN* SYSFAIL*
11 GND BG3OUT* BERR*
12 DS1* BR0* SYSRESET*
13 DS0* BR1* LWORD*
14 WRITE* BR2* AM5
15 GND BR3* A23
16 DTACK* AM0 A22
Pin Assignment for the VMEbus P1/J1 Connector
Pin Row a Row b Row c
17 GND AM1 A21
18 AS* AM2 A20
19 GND AM3 A19
20 IACK* GND A18
21 IACKIN* GND A17
22 IACKOUT* GND A16
23 AM4 GND A15
24 A07 IRQ7* A14
25 A06 IRQ6* A13
26 A05 IRQ5* A12
27 A04 IRQ4* A11
28 A03 IRQ3* A10
29 A02 IRQ2* A09
30 A01 IRQ1* A08
31 12 "DC #5 "STBY #12 "DC
32 #5 "DC #5 "DC #5 "DC
le standard VME
voir http://www.vita.com/vmefaq/vmepins.html
* indique que le signal est activ quand le niveau est bas
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le standard VME
Connecteur P2

extensions du bus de donnes (D15-D31) et du bus


d'adresses (A24-A31)

extensions dfinies par l'utilisateur

VSB

PCI

autres...
une extension du bus pour les processeurs 64 bits
a t standardise

utilise des connecteurs P1 et P2 160 broches

plus un connecteur optionnel P0 ddi aux E/S


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organisation du bus VME
transfert de donnes en mode matre-esclave

asynchrone

non multiplex
transferts sur des largeurs de mots de 8, 16 ou 32 bits
7 niveaux de priorit d'interruption
4 niveaux d'arbitrage du bus de donnes

lignes spcialises pour

dtection rapide de dfauts

contrle de bus

contrle de l'alimentation lectrique


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organisation du bus VME
bus VME logiquement organis en 5 sous-bus

Data Transfer Bus

Data Transfer Arbitration Bus

Priority interrupt Bus

Utility bus

Serial Bus
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organisation du bus VME
dcrit en termes de modules fonctionnels qui
servent grer l'utilisation du bus de transfert de
donnes (DTB)

conceptuels, parfois associs du hardware


Processeur
module
fonctionnel
module
fonctionnel
Logique
d'interface
enregistrement
module
fonctionnel
Logique
d'interface
E/S
module
fonctionnel
module
fonctionnel
Logique
d'interface
module CPU module mmoire module d'E/S
signaux de fond de panier
systme d'interface dfini dans la norme
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organisation du bus VME
fonctions d'interfaces

transfert de donnes

les modules matres peuvent initier des transferts de


donnes sur le DTB

les modules esclaves peuvent dtecter les transferts et


y participer

arbitrage du DTB

plusieurs matres peuvent coexister dans un systme


VME, un seul la fois peut avoir le contrle du bus

module pour les fonctions de demande (requester)

module pour les fonctions d'arbitrage (arbiter)


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organisation du bus VME

gestion des interruptions

une ressource peut demander une interruption de


l'activit normale

module pour la gnration de l'interruption (interrupter)

module pour le traitement (interrupt handler)

utilitaires

horloge

(r)initialisation

dfauts du systme

dfaut d'alimentation

lignes srie de communication


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transfert des donnes
par l'intermdiaire d'un bus spcialis (DTB)

bus d'adresses

bus de 32 bits A0 A31

adressage sur 16, 24 ou 32 bits

espace mmoireadressableminimum : 1 octet

bus de donnes

3 largeurs de mots : 8/16/32 bits (D8/D16/D32)

bus de modification d'adresse

AM0 AM5

lignes de contrle de transfert par le matre

lignes d'tat contrles par l'esclave


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transfert des donnes
lignes de modification d'adresse

pour permettre au matre d'envoyer des informations


supplmentaires lors d'un transfert :

configuration dynamique du systme, en imposant


l'esclave de ne ragir qu' un seul code

slection dynamique de l'emplacement de l'esclave


dans l'espace d'adressage du matre

modification dynamique des privilges ncessaires


pour accder certains niveaux d'excution de
l'esclave

modification du type de transfert (par blocs)


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transfert des donnes
lignes de contrle d'tat

4 lignes de contrle pour le module matre

AS : address strobe

DS0 : data strobe 0 : slection l'octet de poids faible

DS1 : data strobe 1 : slection l'octet de poids fort

LWORD : accs un mot de 32 bits

WRITE : direction du transfert (niveau bas :


matre esclave

2 lignes d'tat contrles par le module esclave

DTACK : data acknowledge (transfert russi)

BERR : erreur dans le transfert en cours


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transfert des donnes
bus d'adresses

pour accder un octet de mmoire par le module


matre

valeur de l'adresse sur le bus d'adresse A01-A32

utilisation des lignes DS0, DS1, LWORD et A01 pour


le mode d'accs
lignes de donnes

sur les lignes D0 D15

les lignes DS0, DS1, A01 et LWORD permettent de


choisir l'octet, la longueur du transfert et
l'alignement
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transfert des donnes
exemple de lecture
1) le module matre utilise les lignes A01-31,
AM0-AM5 et LWORD pour choisir l' esclave et le
mode
2) le matre dsactive IACK pour indiquer que ce
n' est pas un cycle en rponse un interrupt
3) le matre active AS pour valider l' adresse
4) le matre dsactive WRITE pour indique un
cycle de lecture
5) le matre active les lignes DS0 et/ou DS1 pour
indique o (sur D0 D31) il veut lire les donnes
6) aprs un certain temps, l' esclave active les lignes de donnes D0 D31
7) quand les lignes D0-D31 sont stables, l' esclave active DTACK (ou BERR) pour
signaler le succs (ou l' chec) du transfert
8) aprs un certain temps, le matre lit les lignes de donnes
9) le matre dsactive les lignes DS0 et DS1 pour indiquer que les donnes ont t lues
10) l' esclave dsactive DTACK pour indiquer qu' il a termin avec le cycle
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arbitrage pour l'accs au bus
plisieurs modules matres peuvent coexister dans le
mme chassis
un seul matre peut possder le contrle du DTB

la logique d'accs est implante au niveau du


hardware

accs exclusif d'un matre au DTB

gestion des demandes d'accs (BUS REQUEST)

3 modes :

PRI-ARBITER : priorit dcroissante de BR3 BR0

RRS-ARBITER : Round robin de BR(n) BR(n-1)

ONE-ARBITER : requtes de BR3 seulement acceptes


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arbitrage pour l'accs au bus
lignes d'arbitrage du bus DTB

4 lignes de requtes BR0 BR3

1 ligne BBSY (Bus Busy) pour indiquer que le bus est


contrl par un matre

1 ligne BCLR (Bus Clear) pour indiquer qu'une requte de


priorit suprieure est prsente en mode PRI-ARBITER

des lignes d'allocation de requte BG[0-3]IN et


BG[0-3]OUT qui doivent tre transmises d'un module
l'autre par une daisy chain (ou par des jumpers si il n'y a
pas de module prsent)

un module demandant le contrle du bus doit donc grer


1 ligne de demande (BR0-3), 1 ligne d'allocation
(BG[0-3]OUT) et la ligne de bus busy BBSY
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arbitrage pour l'accs au bus
le module assurant le rle d'arbitre DOIT occuper le
slot 1 dans le chassis VME
le positionnement gographique des modules procure
implicitement un niveau de priorit supplmentaire
BG0IN
BG0OUT
BG1IN
BG1OUT
BG0IN
BG0OUT
BG1IN
BG1OUT
BG0IN
BG0OUT
BG1IN
BG1OUT
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
arbitrage pour l'accs au bus
gnrateur de requte

gre le signal DEVICE_WANT_BUS du matre de son


module VME, ou l'unit de gestion des interrupts de ce
mme module

gnre un Bus Request (BR[0-3])

dtecte le signal BG[0-3]IN et le transmet BG[0-3]OUT si


le bus n'est pas demand par le matre de son module

si l'unit matre demande le DTB et que la ligne


BG[0-3]IN est en niveau bas, le gnrateur indique la
disponibilit du bus par un signal DEVICE_GRANTED_BUS
et met la ligne BBSY en niveau bas
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arbitrage pour l'accs au bus

3 modes de fonctionnement pour l'unit de requte de


bus

RWD (Release When Done)


BSSY est remise au niveau haut ds que la demande de
contrle est annule

ROR (Release On Request)


BSSY n'est remise au niveau haut que quand la demande
de contrle est annule et qu'une autre requte BR[0-3]
est prsente (vite la surcharge du bus)

FAIR
pas de requte de bus tant que des requtes sont encore
en cours de traitement
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bloc diagramme du module de requte
unit de requte
interface fond de panier
Bus de transfert de donnes
Bus arbitrage DTB
Bus interruptions
Bus utilitaires
B
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0
*
-
B
R
3
*
B
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x
*
B
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B
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x
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x
O
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Device Wants Bus
Device Grants Bus
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bloc diagramme du module matre
unit matre
interface fond de panier
Bus de transfert de donnes
Bus arbitrage DTB
Bus interruptions
Bus utilitaires
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*
bloc diagramme du module esclave
unit esclave
interface fond de panier
Bus de transfert de donnes
Bus arbitrage DTB
Bus interruptions
Bus utilitaires
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bloc diagramme du module bus timer
unit Bus Timer
interface fond de panier
Bus de transfert de donnes
Bus arbitrage DTB
Bus interruptions
Bus utilitaires
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*
B
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*
Device Wants Bus
Device Grants Bus
mesure du temps mis par les cycles sur le DTB
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les modes de transfert de donnes
cycle VME : squence d'oprations qui permet la
communication entre deux modules sur le bus VME,
en suivant les protocoles dfinis dans la norme

une fois qu'un cycle est dmarr, et jusqu' ce qu'il


se termine, les autres cartes du chassis n'ont plus
accs au contrle
les transferts de donnes peuvent se faire en modes
8 bits (octet et octet tendu), 16 bits et 32 bits
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les modes de transfert de donnes
7 types de cycles :

lecture : transfert esclave matre

criture : transfert matre esclave

lecture par blocs : seule l'adresse de dpart est


fournie et le matre ne rend le bus qu' la fin
256 blocs maximum

criture par blocs : analogue la lecture par blocs

lecture-modification-criture, sans rendre le bus


pour muler l'atomicit de l'accs une variable

adressage pour positionner simplement les


adresses sur le bus

acquittement d'interruption pour confirmer la


rception d'un interrupt et le transfert du vecteur
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
bus hirarchis d'interruptions
pour gnrer et traiter les interruptions
2 catgories de systmes de gestion :

systme centralis o un seul processeur reoit et


traite les interruptions
OS Temps Rel
+ routines IT
processeur
ddi
machines
procesus
contrls
demandes IT
Processeur
de supervision
lignes bus IT
processeur
ddi
machines
procesus
contrls
demandes IT
lignes bus IT
processeur
ddi
machines
procesus
contrls
demandes IT
lignes bus IT
processeur
ddi
machines
procesus
contrls
lignes bus IT
demandes IT
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bus hirarchis d'interruptions

systme dcentralis o chaque processeur ne


traite que les interruptions qui lui sont destines.
L'allocation de la prochaine tche se fera sur le
premier processeur qui se libre. Chaque
processeur excute une partie du systme
d'exploitation et a accs aux ressources globales
systme de gestion
des
ressources communes
partie 1 OS
P1
partie 2 OS
P2
partie 3 OS
P3
lignes bus IT
lignes bus IT
lignes bus IT
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bus hirarchis d'interruptions
lignes de gestion des interruptions

7 lignes de demande IRQ1 IRQ7

chaque ligne peut tre active par un niveau bas de


l'unit de demande d'interruption (interrupter)

IRQ7 est la plus prioritaire dans un systme centralis

1 ligne de prise en compte ACK

2 lignes IACKIN et IACKOUT pour faire un chanage


des interruptions

la continuit des lignes doit tre assure par des


cavaliers si un slot n'est pas occup
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bus hirarchis d'interruptions
unit de gestion des interruptions, pour

dterminer parmi les demandes celle qui a la priorit


la plus leve

demander le contrle du bus via l'unit de demande


de contrle du bus et gnrer alors le signal IACK
de prise en compte de l'interrupt sur le bus

lire le vecteur d'interruption et initialiser la squence


de traitement
unit de gestion des interrupts
Bus de transfert de donnes
Bus arbitrage DTB
carte matre
unit de demande d'accs au VME
demande d'accs
autorisation
d'accs
I
R
Q
1
-
I
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A
0
1
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A
0
3
I
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A
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Bus interruptions
Bus utilitaires
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0
-
D
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8
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-
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S
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S
E
T
*
bus hirarchis d'interruptions
unit de demande des interruptions

adresse une demande l'unit de gestion associe


la ligne de demande utilise

fournit un vecteur d'interruption quand elle reoit le


signal de prise en compte

transmet le signal de prise en compte si elle n'est


pas la source
interface fond de panier
Bus de transfert de donnes
Bus arbitrage DTB
unit de demande d'interruption
Bus interruptions
Bus utilitaires
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
bus utilitaires
lignes utilitaires :

SYSCLK horloge systme

SERCLK horloge srie

SERDAT donnes srie

ACFAIL* panne d'alimentation

SYSRESET initialisation du systme (prise en


compte optionnelle)

SYSFAIL panne systme


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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
bus utilitaires
modules utilitaires :

gnrateur de l'horloge systme

autonome, frquence 16 MHz, dans le module dans


le slot #1

base de temps pour certains systmes

horloge srie

forme suivant IEEE P1132

pour des transferts srie, en utilisant galement les 2


lignes de transfert srie
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
bus utilitaires

surveillance de l'alimentation lectrique


alimentation
lectrique CC
fond de
panier
module de
surveillance
alimentation
panneau de
contrle avec
bouton Reset
source de courant
alternatif
ACFAIL* SYSRESET*
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
contrle du systme
fonction assure par le premier module dans le
chassis
interface fond de panier
Bus de transfert de donnes
Bus arbitrage DTB
Bus interruptions
Bus utilitaires
contrleur
ligne srie
contrleur
ligne srie
contrleur
ligne srie
contrleur
ligne srie
contrleur
ligne srie
contrleur
ligne srie
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
Bus CAN
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
introduction
Controller Area Network prsent en 1986 par la
socit Bosch (quipementier pour l'automobile)

http://www.can-cia.org
systme bas sur un bus srie

mcanisme d'arbitration non destructive garantissant


l'accs immdiat au bus pour la requte de plus haute
priorit

mcanisme de contrle dcentralis (pas de matre)

dtection automatique des erreurs et dconnexion des


modules fautifs

identification des messages non partir des adresses


(metteur/rcepteur) mais partir du contenu

li OSEK
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
ISO 11898
mcanisme de communication par diffusion
(broadcast)
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
ISO 11898
mcanisme de communication par diffusion
(broadcast)
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
ISO 11898
mcanisme de communication par diffusion
(broadcast)
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
ISO 11898
mcanisme de communication par diffusion
(broadcast)
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
ISO 11898
mcanisme de communication par diffusion
(broadcast)
46
F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
procure une grande flexibilit (ajout de stations de
rception)
arbitrage partir de l'identificateur du message

comparaison bit bit

l'identificateur de plus petite valeur est le plus


prioritaire

dfini au moment du design et ne peut pas tre


chang dynamiquement

format des messages standardis


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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
dtection des erreurs directement au niveau du
message

utilisation d'un mcanisme de CRC (Cyclic


Redundancy Check)

vrification de la structure globale du frame

l'envoi d'un bit ACK par tous les receveurs qui fait
qu'une erreur est dtecte par l'metteur si aucun
ACK n'est reu
ou au niveau du bit

en monitorant au niveau des metteurs les niveaux


sur le bus et en comparant les bits mis et les bits
reus
48
F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
protocole de communication
ds qu'une erreur est dtecte

la transmission en cours est interrompue par l'envoi


d'un flag d'erreur

aprs la terminaison de la transmission interrompue,


l'metteur essaie de re-transmettre (avec
ventuellement comptition pour accder au bus)

une analyse statistique intrinsque au protocole


permet de distinguer les erreurs sporadiques et les
erreurs permanentes. Un mode spcial peut tre
dclench pour isoler la station dfaillante
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
couche physique de communication
CAN suit le modle OSI et implmente directement
(au niveau du matriel) les 2 couches infrieures

couche physique

couche de liens
2 options pour la couche physique

haute vitesse (ISO 11898-2)

basse vitesse, tolrante aux fautes (ISO 11898-3)


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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
couche physique de communication
option haute vitesse

de 1 Mb/s pour une longueur maximale de 40 m

~ 50 kb/s pour une longueur maximale de 1 km

sur un bus en paire torsade termine par des


rsistances de charge de 120
RX TX
CAN
Processeur
120 120
RX TX
CAN
Processeur
RX TX
CAN
Processeur
51
F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
couche physique de communication
option basse vitesse, tolrante aux fautes

plusieurs versions

ISO 11519-2

ISO 11992

ISO 11898-3

rsistance de terminaison ~ 100 (pas moins)

entre 20 et 32 stations sur un bus de 40 m maximum


125 kb/s maximum
52
F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
extensions de CAN
TTCAN : time triggered CAN

dcrit dans la norme ISO 11898-4

pour grer l'ordonnancement de messages dont l'envoi


sur un bus CAN est dclench par le temps ou par des
vnements

applications de contrle

amlioration des performances temps rel (diminution


de la gigue dans la latence de transmission des
messages, dterminisme du schma de communication,
tolrance aux fautes)
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
extensions de CAN : TTCAN

bas sur l'utilisation d'un message de rfrence


envoy priodiquement par un matre du temps

l'envoi du message de rfrence dmarre un "cycle de


base" qui comporte plusieurs fentres temporelles de
tailles diffrentes durant lesquelles des messages
peuvent tre envoys

fentres "exclusives" pour les messages priodiques,


au dbut desquelles un message prdfini est envoy

fentres "arbitres" pour les messages non priodiques


(spontans)

fentres "libres" pour ventuellement tendre le rseau

le pattern des fentres est dfini au moment du design


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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
extensions de CAN : TTCAN

tolrance aux fautes grce la prsence de


plusieurs "matres du temps"

1 seul matre effectif

plusieurs matres potentiels

accs la matrise suivant la priorit du message de


rfrence

tentative de prise de la matrise l'occurence d'un


timeout sur la rception du message de rfrence

possibilit de changer dynamiquement la base de


temps, ou mme de passer temporairement une
structure apriodique (event driven) grce un
message de rfrence spcial
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
extensions de CAN : CANopen
couche de haut niveau construite au dessus de CAN
initialement un projet ESPRIT, contrl depuis 1995 par
le consortium CiA

facilite le travail des concepteurs en proposant

des objets pour la communication (Process Data Objects)

des objets pour la configuration (Service Data Objects)

des objets pour la gestion du temps (rel)

des objets pour la gestion du rseau

des couches applicatives


permettant de r-utiliser le software et le hardware
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F. Touchard Cours Temps Rel 3me anne ES2I -- Bus de communcation
autres extensions de CAN
dveloppements spcifiques

CAN Kingdom (contrle de machines)


http://www.cankingdom.org/

DeviceNet (automatisation d'usines)


http://www.odva.org/