INTRODUCCION

Mediante estas notas se pretende presentar una informacin en la forma ms completa y

mejor organizada posible en el rea de las tcnicas digitales. Para el estudio de sta rea no
se requiere un conocimiento previo especial y por lo tanto, puede ser abordado por
cualquier estudiante de Ingenieras.
!e "a tomado como base la e#periencia obtenida a travs de varios semestres de actividad
docente no slo en los programas de Ingeniera $lectrnica sino en otros como Ingeniera
$lctrica e Ingeniera de !istemas, donde la materia es parte del pensum de estudios%
asimismo el enfoque que las diferentes &niversidades de la regin le "an dado a sta rea
fue un punto de partida para la elaboracin de estas notas.
$ste libro contiene las bases tericas de la 'gica (ombinatoria y la 'gica !ecuencial
mediante e#posiciones bastante claras y asimilables, soportadas con ejemplos y
aplicaciones en el mundo moderno. $l desarrollo de los ejemplos mostrados "an sido
simulados con dos "erramientas de soft)are como son 'ogic *or+s y ,ltera.
-
.
Introduccin
$n este captulo se recordarn algunos conceptos muy elementales de la lgica a travs del
anlisis prctico de los tipos de operadores lgicos bsicos y algunas aplicaciones del
pensamiento lgico.
,simismo, se revisar alguna teora de los sistemas numricos posicionales tales como
binario, octal y "e#adecimal, la conversin entre los diferentes sistemas y las operaciones
aritmticas bsicas en cualquier base, teniendo siempre como referencia nuestro sistema
numrico decimal.
'os cdigos "an sido vitales en el desarrollo de las comunicaciones. $l ms conocido a
travs de los tiempos es el (digo Morse/ se asignan unas combinaciones de puntos y rayas
a cada letra, cada n0mero carcter especial 1a es punto2raya, b es raya2punto2punto2punto,
etc.3. !e enumeran en esta seccin algunos cdigos y se mencionan sus ventajas y
desventajas.
1.1.- OPERADORES LOGICOS/
AND/ 4perador lgico vlido si todas las proposiciones son vlidas.
$jemplo/ !e va a realizar una fiesta en un club situado en las afueras de la ciudad. Para
poder asistir se debe de cumplir con dos condiciones/ pueden entrar 0nicamente parejas y es
necesario conseguir un ve"culo para transportarse. !i las condiciones se cumplen al mismo
tiempo se puede asistir a la fiesta, en cualquier otro caso no.
OR/ 4perador lgico vlido si por lo menos una de las proposiciones es vlida.
$jemplo/ Para poder asistir a un partido de f0tbol se tienen dos opciones / o consigue un
pase consigue el dinero. !i cualquiera de las condiciones se cumple si las dos se
cumplen se puede ir al partido de f0tbol.
NOT/ 4perador lgico negador.
$jemplo/ $studiar si no es de noc"e.
5
Captulo 1. - SISTEAS
NUERICOS ! CODIGOS
E"-OR/ 4perador lgico vlido si las proposiciones son diferentes.
$jemplo/ 'a asistencia a un seminario un congreso en las ciudades de Medelln o 6ogot.
7a a uno va al otro, pero no puede ir a los dos al mismo tiempo.
E#UI/ 4perador lgico vlido si las entradas son iguales.
$jemplo/ $n un juego de dos monedas lanzadas al aire, se gana si las dos caen cara o si las
dos caen sello.
$n los operadores lgicos mencionados anteriormente se puede realizar un anlisis de todas
las posibilidades e#istentes. (on dos proposiciones cada una con un valor de falso o
verdadero, se tienen 8 diferentes combinaciones 99, 97, 79, 77. :abule los resultados en
una tabla, que contiene todas las posibles combinaciones de entradas y su valor respectivo
de salida. $sta tabla es denominada tabla de verdad. 'a figura -.- muestra la tabla de
verdad para los operadores lgicos mencionados.
Prop 1 Prop $ AND OR "OR E#UI
9 9 9 9 9 7
9 7 9 7 7 9
7 9 9 7 7 9
7 7 7 7 9 7

9igura -.-.2 :abla de verdad de los operadores ,;<, 4=, >4= y $?&I.
1.$.- APLICACIONES DEL PENSAIENTO L%GICO&
1.$.1.- Pro'l()a 1.- L*ico pri+ion(ro.
!e le plantea a un prisionero la posibilidad de salir de su encierro, realizando una sola
pregunta a uno de dos guardias que se encuentran vigilando dos puertas de salida/ la una
conduce a la "orca y la otra a la libertad. <e los dos guardias uno es veraz y el otro
mentiroso. $sta condicin la conoce el prisionero y los guardias entre s.. @?u pregunta
debe realizar el prisionero a uno cualquiera de los guardiasA &na vez conocida la respuesta,
qu camino tomar el prisioneroA Por favor, el prisionero necesita de su ayuda.
'a pregunta clave sera/ !i yo le preguntara a su compaBero si la puerta que l vigila es la
de la libertad l que me responderaA
,"ora bien, una vez se "a respondido la pregunta es/ qu camino debe tomarA Para ello se
realizar un anlisis de todas las opciones que se tienen 18 en total, ya que es el n0mero de
posibles combinaciones para dos variables donde cada una puede tener 0nicamente los
valores de falso y verdadero3.
8
$sto nos lleva a elaborar una tabla de verdad de la siguiente forma mostrada en la figura -..
Cuardias/ Puertas/ =espuestas sobre la puerta de la libertad/
7eraz/ - Dorca/ E !i/ -
Mentiroso/ E 'ibertad/ - ;o/ E
Puerta - Cuardia - =espuesta del
guardia -
Cuardia .
1interrogado3
=espuesta del
guardia . al
prisionero
E E - - -
E - E E -
- E E - E
- - - E E
9igura -...2 :abla de verdad para el anlisis del lgico prisionero
!i se observan con cuidado las columnas - y F, se puede deducir que el lgico prisionero
toma siempre por la puerta contraria a la que le estaran seBalando.
1.$.$.- Pro'l()a $.-
$n el pas de los mentirosos y los veraces, qu pregunta puedo formular ante la cual e#iste
una sola respuesta sin importar quin sea el interrogadoA
$s &d. 7erazA $s &d. MentirosoA. ,nalice las respuestas de cada uno.
1.$.,.- Pro'l()a ,.- E-a)(n.
&n profesor realiza un e#amen de F preguntas con respuestas falso o verdadero. !iempre
coloca la primera y la ultima pregunta con respuestas opuestas, mayor n0mero de preguntas
que tengan respuesta verdadera que falsa y nunca tres preguntas con respuestas seguidas.
,cerca de la pregunta ./ su respuesta debe tener la certeza de responder bien de tal forma
que sea la 0nica solucin para todo el curso.
(on las tres primeras condiciones se tienen 8 posibilidades de solucin/
A . C D
- 7 7 9 9
. 9 7 7 7
5 7 9 9 7
8 7 7 7 9
F 9 9 7 7
F
,l analizar la respuesta ., se debe tomar la opcin ,, ya que al contestar la pregunta .
como falsa "ay una 0nica solucin% en el caso de tomar la respuesta . como verdadera se
tienen 5 posibles respuestas.

1.,.- SISTEAS NUERICOS
1.,.1.- Si+t()a d(ci)al&
&n sistema numrico est conformado por un grupo ordenado de smbolos llamados dgitos
con relaciones definidas.
$n un sistema numrico posicional un n0mero es representado por una cadena de dgitos
donde cada posicin tiene un valor o peso determinado. $l n0mero total de dgitos es igual
a la base en la cual se est trabajando.
'os dgitos para representar un sistema base 6 van desde el E "asta el 162-3. ,s por
ejemplo, cualquier n0mero en el sistema decimal 1base -E/ dgitos del E al G3 puede ser
representado de la siguiente manera/

-E
.
-E
-
-E
E
-E
2-
-E
2.
Peso
F . 5, H I -E J FK-EE L .K-E L 5K- L HKE,- L IKE,E-
J FK-E
.
L .K-E
-
L 5K-E
E
L HK-E
2-
L IK-E
2.
donde cada uno de los dgitos tiene un peso de acuerdo a su posicin/ -E
E
, -E
-
, -E
.
, -E
2-
, -E
2
.
etc., nombrados como unidades, decenas, centenas, dcimas, centsimas, etc. para la parte
entera y la parte fraccionaria.
$n forma general, podemos e#presar un n0mero en cualquier base B, como/
dJ di B
i n
n
.
=

-
i
J dE K6
E
L d- K6
-
Ld. K6
.
L...Ldn2- K6
n2-
L...Ld2-K6
2-
L d2.K6
2.
L...Ld2nK6
2n
'a numeracin consecutiva en sistema decimal se realizara incrementando en una unidad
su valor actual. Por ejemplo, el n0mero siguiente al G no se puede representar con un solo
dgito, por lo tanto, se construye aumentando en una unidad la siguiente cifra significativa
y arrancando de nuevo con el dgito E, para formar el -E.
1.,.$.- Si+t()a+ 'inario/ octal 0 1(-ad(ci)al/
&n n0mero 'inario se representa mediante dos dgitos/ el E y el -. $stos son llamados bits
1de 6inary <igit3. $l bit de la derec"a 1el de menor peso3 es denominado '!6 1'east
!ignificant 6it3 y el de la izquierda 1el de mayor peso3 es denominado M!6 1Most
H
!ignificant 6it3. 'os pesos de cada uno de los dgitos son potencias de ./ -, ., 8, M, -H,
5., H8, etc.
'os n0meros que se pueden representar en sistema binario con n bits es de .
n
, que van
desde el E "asta el 1.
n
2-3. Por lo tanto, con 8 bits se pueden representar .
8
J -H n0meros
que iran desde el E "asta el -F, con -E bits .
-E
J -E.8 n0meros que iran desde el E "asta el
-E.5.

(mo se realiza una numeracin consecutiva en sistema binarioA
E, -, -E, --, -EE, -E-, --E, ---, N, -E--, --EE, N, -E-EE-, -E-E-E, etc.
(ada vez que se agotan los dgitos para representar se incrementa en uno la siguiente cifra
significativa.
Para determinar el valor decimal de un n0mero binario se efect0a la sumatoria de las
multiplicaciones del valor del bit por el peso correspondiente.
222222222
E3()plo 1.1/ (ul es el valor decimal del n0mero binario entero de H bits -E--E-.A
.
F
.
8
.
5
.
.
.
-
.
E
Peso
- E - - E - . <gitos
Por lo tanto, el valor es de/ -K.
F
L EK.
8
L -K.
5
L -K.
.
L EK.
-
L -K.
E
J 8F-E.
$ntonces, el -E--E-. equivale al 8F-E.
2222222222222
222222222
E3()plo 1.$/ (ul es el valor decimal del n0mero binario -E--.-E-..A
.
5
.
.
.
-
.
E
.
2-
.
2.
.
25
Peso
- E - -. - E - <gitos
Por lo tanto, el valor es de J -K.
5
L EK.
.
L -K.
-
L -K.
E
L -K.
2-
L EK.
2.
L -K.
25

J M L E L . L - L E.F L E L E.-.F
J --.H.F
$ntonces, el -E--.-E-. equivale al --.H.F-E.
2222222222222
&n n0mero octal se representa mediante dgitos del E al I. 'os pesos de cada uno de los
dgitos son potencias de M/ -, M, H8, etc. , su vez, cada dgito octal se puede representar por
una combinacin de tres dgitos binarios o bits.

I
(mo se realiza una numeracin consecutiva en sistema octalA
E, -, ., 5, 8, F, H, I, -E, --, .... , -I, .E, ...., .I, 5E, ..., 5I, 8E, ..., II, -EE, ..., -EI, --E, ...,
-FI, -HE, ..., -II, .EE, ... , FII, HEE, ..., III, -EEE, etc.
(ada vez que se agotan los dgitos para representar se incrementa en uno la siguiente cifra
significativa.
222222222
E3()plo 1.,/ (ul es el valor decimal del n0mero octal .5.M A

M
.
M
-
M
E
Peso
. 5 . <gitos
Por lo tanto, el valor de / .K

M
.
L 5KM
-
L.KM
E
J -.ML.8L. J -F8-E .
$ntonces, .5.MJ-F8-E
2222222222222
222222222
E3()plo 1.4/ (onvierta a binario el n0mero octal 8IFM.
(ada dgito octal se puede representar mediante un n0mero binario de tres bits, entonces/
8 I F
-EE --- -E-
$ste n0mero binario -EE----E-. es el 5-I-E . 7erifique si 8IFM corresponde a 5-I-E .
2222222222222
&n n0mero 1(-ad(ci)al se representa mediante los dgitos E, -, ., 5, 8, F, H, I, M, G, ,, 6,
(, <, $, 9. 'os pesos de cada uno de los dgitos son potencias de -H/ E, -H, .FH, etc. , su
vez, cada dgito "e#adecimal se puede representar por una combinacin de cuatro dgitos
binarios o bits.
(mo se realiza una numeracin consecutiva en sistema "e#adecimal A

E, -, ., 5, 8, F, H, I, M, G, ,, 6, (, <, $, 9, -E, --, ... , -G, -,, -6, ... , -9, .E, ... , .G, .,,...,
.9, 5E, ... , HG, H,, ..., H9, IE, ..., GG, G,, ... , G9, ,E, ... , ,G, ,,, ... , ,9, 6E, ... , 69,
(E, ... , 9G, 9,, ... , 99, -EE, ... , -EG, -E,, ... , -E9, --E, ... , -GG, -G,, ... , -G9, -,E, ... ,
-,9, -6E, etc.
(ada vez que se agotan los dgitos para representar se incrementa en uno la siguiente cifra
significativa.
M
22222222
E3()plo 1.5 / (ul es el valor decimal del n0mero "e#adecimal M6-H A
-H
-
-H
E
Peso
M 6 ;0mero
Por lo tanto, el valor es de/ MK-H
-
L--K-H
E
J -5G-E.
$ntonces, M6-H J -5G-E .
2222222222222
222222222
E3()plo 1.6 / (onvierta a binario el n0mero "e#adecimal -,9-H.
(ada dgito "e#adecimal se puede representar mediante un n0mero binario de cuatro bits,
entonces /
- , 9
EEE- -E-E ----
$ste n0mero binario --E-E----. es el 85--E . 7erifique si -,9-H corresponde a 85--E.
2222222222222
$n la figura -.5 se muestra una tabla de los primeros -H dgitos en las bases decimal,
binario, octal y "e#adecimal.
D(ci)al 7189 .inario7$9 Octal7:9 ;(-ad(ci)al7169
E EEEE E E
- EEE- - -
. EE-E . .
5 EE-- 5 5
8 E-EE 8 8
F E-E- F F
H E--E H H
I E--- I I
M -EEE -E M
G -EE- -- G
-E -E-E -. ,
-- -E-- -5 6
-. --EE -8 (
-5 --E- -F <
-8 ---E -H $
-F ---- -I 9
9igura -.5.2 =epresentacin de los n0meros E a-F en diferentes sistemas numricos

&n n0mero binario puede escribirse fcilmente en un sistema octal o "e#adecimal.
!implemente se "acen grupos de 5 bits para el caso del octal y grupos de 8 bits para el
G
"e#adecimal, partiendo siempre de la derec"a 1el dgito menos significativo3.
222222222
E3()plo 1.< / $#prese en octal y "e#adecimal el n0mero binario -E--E-E-.
-E--E-E-. J -E --E -E- J -E-- E-E-
. H F M 6 F -H.
(onvierta a decimal los n0meros mostrados en base ., M y -H y verifique que corresponden
al -M--E.
2222222222222
Para la con=(r+in d( un n>)(ro d(ci)al a una 'a+( cual?ui(ra se usa el mtodo de
divisiones sucesivas. $l n0mero decimal a convertir se divide sucesivamente entre la base y
se ordena el n0mero resultante desde el dgito ms significativo "acia el menos
significativo comenzando por el 0ltimo residuo.
Para la con=(r+in d( @raccion(+ d(ci)al(+ a una 'a+( cual?ui(ra se usa el mtodo de
multiplicaciones sucesivas de la parte decimal por la base "asta que el producto
fraccionario sea cero. 'os dgitos generados en la parte entera de las multiplicaciones
conforman el n0mero binario donde el primer dgito es el M!< y el 0ltimo es el '!<.
'os ejemplos -.M y -.G muestran los procedimientos para realizar la conversin de un
n0mero decimal a su equivalente binario.
222222222
E3()plo 1.: / (onvierta a n0mero binario, octal y "e#adecimal el n0mero decimal 5F-E

2222222222222
222222222
E3()plo 1.A& (onvertir a binario E,HMIF-E.
E,HMFI # . J -, 5IFE - M!6
E,5IFE # . J E, IFE E
E,IFE # . J -, FE -
E,FE # . J -, EE - '!6
-E
5F . J -I residuo -
-I . J M residuo -
M . J 8 residuo E
8 . J . residuo E
. . J - residuo E
- . J E residuo -
5F-E J -EEE--.
5F M J 8 residuo 5
8 M J E residuo 8
5F-E J 85M
5F -H J . residuo 5
. -H J E residuo .
5F-E J .5-H
Por lo tanto, E, MHIF-E J .-E--.
2222222222222
1.,.,.- Op(racion(+ arit)Btica+ (n 'a+( n /
Para la realizacin de las operaciones aritmticas en cualquier base se usa la misma tcnica
empleada para el sistema decimal. 'a operacin de suma nos va a permitir mostrar el
procedimiento general aplicable a cualquier base, teniendo como punto de partida el
manejo que a diario "acemos del sistema decimal.
,lgunos procedimientos a tener en cuenta para la operacin de suma en cualquier base
1tomando como referencia la suma en sistema decimal3 son /
'os n0meros son adicionados columna por columna, una posicin a la vez.
$l n0mero m#imo a representar en un sistema base n es 1n2-3 1en decimal es el G3. !i
e#cede ste valor, se debe generar un OcarryP 1llevo3 para la siguiente posicin de ms
alto orden.
(onsideremos la suma decimal de los n0meros MI y 8M.
--
2222222
MI
8M
22222
-5F
!uma de los primeros dgitos 1'!<3 / I L M . (omo se e#cede el m#imo dgito a
representar en decimal se genera un OcarryP que nos indica que los n0meros de la base se
"an recorrido una vez y sobran F unidades.
<e la misma forma / -LML8 J 5 y llevo -.
$n sistema binario tenemos la siguiente tabla de suma, que podemos aplicar a la operacin
de suma mostrada en el ejemplo/
E L E J E llevo E
E L - J - llevo E
- L E J - llevo E
- L - J E llevo -
222222222
E3()plo 1.18/ =ealice la suma de los n0meros binarios -E--E-. y -EEE--. .
- E - - - - (arry
- E - - E - !umando ,J8F-E
- E E E - - !umando 6J5F-E
--
- E - E E E E !uma J ME-E
2222222222222
(uando se realizan operaciones en sistema octal o "e#adecimal, los n0meros m#imos a
representar son el I y el -F. Mediante los dos siguientes ejemplos miremos el
procedimiento a seguir para realizar la suma en los dos sistemas /
222222222
E3()plo 1.11& =ealice la suma de los n0meros octales 5 F IM, 8 . HM y H I HM y la suma de
los n0meros "e#adecimales 5,I-H, HMF-H y I 9 5-H.
!uma en octal
- . .
222222222
5 F IM
8 . HM
H I HM
222222222
- I E 5M
-Q columna / ILHLH / 1-G3 !e "a recorrido
. veces la base 1M3 y sobran 5.
.Q columna / .LFL.LI / 1-H3 !e "a
recorrido . veces la base y sobran E.
5Q columna / .L5L8LH / 1-F3. !e "a
recorrido - vez la base y sobran I.
8Q columna / bajo el -.
!uma en "e#adecimal
- .
222222222
5 , I-H
H M F-H
I 9 5-H
222222222
- . - 9-H
-Q columna / ILFL5 / 1-F3. $s el dgito
"e#adecimal 9.
.Q columna / ,LML9 / 1553 !e "a recorrido
. veces la base 1-H3 y sobran -.
5Q columna / .L5LHLI / 1-M3. !e "a
recorrido - vez la base y sobran ..
8Q columna / bajo el -.
1.4.- CODIGOS
&na representacin de informacin como caracteres alfabticos numricos da origen a un
cdigo. Muc"os de ellos son formados para tratar de minimizar los problemas que se crean
al manejar un tipo de informacin. $n los cdi*o+ p(+ado+ la posicin en que se encuentra
el bit tiene un peso especfico. $n los cdi*o+ no p(+ado+ son asignaciones que no tienen
un peso determinado pero guardan cierta relacin entre sus palabras de cdigo 1 p. ej.
autocomplemento, cambio de un solo bit en numeracin consecutiva 3.
'a figura -.8 muestra cuatro tipos diferentes de cdigos cuyas caractersticas se mencionan
enseguida.
-.
1.4.1.- Cdi*o .CD & 7.inar0 Cod(d D(ci)al9
Mediante ste cdigo se representan los -E dgitos decimales del E al G mediante 8 bits y las
combinaciones restantes no son vlidas. 'os pesos son los mismos que para un entero
binario de 8 bits / M8.-. 'a figura -.8 muestra el cdigo respectivo.
222222222
E3()plo 1.1$/ (onvertir a 6(< el n0mero decimal G8M-E.
(ada dgito decimal es reemplazado por su cdigo correspondiente de 8 bits.
G 8 M
-EE- E-EE -EEE
2222222222222
222222222
E3()plo 1.1,/ (onvertir a decimal el cdigo 6(< -EEEE----EE-.
!e divide el n0mero en grupos de 8 bits comenzando por la derec"a.
-EEE E--- -EE-
M I G
2222222222222
D*ito d(ci)al .CD 7:4$19 $4$1 E-c(+o d( tr(+ .i?uinario
E EEEE EEEE EE-- E- EEEE-
- EEE- EEE- E-EE E- EEE-E
. EE-E EE-E E-E- E- EE-EE
5 EE-- EE-- E--E E- E-EEE
8 E-EE E-EE E--- E- -EEEE
F E-E- -E-- -EEE -E EEEE-
H E--E --EE -EE- -E EEE-E
I E--- --E- -E-E -E EE-EE
M -EEE ---E -E-- -E E-EEE
G -EE- ---- --EE -E -EEEE
9igura -.8.2 :abla de cdigos 6(<,.8.-, e#ceso de tres y biquinario.
1.4.$.- Cdi*o 'i?uinario
&sa I bits. 'os dos primeros indican si el n0mero est en el rango de E a 8 de F a G, y los
F bits restantes seBalan cul de los F n0meros del rango seleccionado es representado. <e
acuerdo a esto, podramos representar .
I
palabras de cdigo 1 -.M 3. :al como se muestra en
la figura -.8 ste cdigo reconoce 0nicamente los equivalentes a los dgitos decimales 1E a
G3 y, por lo tanto, el resto de palabras pueden seBalarse como errores.
-5
1.4.,.- Cdi*o (-c(+o d( tr(+
Pertenece al grupo de cdigos autocomplementados 1complemento a G3 no pesados. $s 0til
para algunos tipos de operaciones aritmticas. 'a representacin de los n0meros del E al G
se obtiene como el correspondiente al 6(< ms 5 1EE--3. 'a figura -.8 muestra el cdigo
respectivo.
1.4.4.- Cdi*o Gra0
$s un cdigo cclico 1desplazamiento circular entre . palabras de cdigo3, no pesado cuya
caracterstica radica en que las palabras de cdigo para dos n0meros consecutivos difieren
0nicamente en un bit.
'a figura -.F muestra el cdigo Cray para 8 bits
.inario Gra0 .inario Gra0
E EEEE EEEE M -EEE --EE
- EEE- EEE- G -EE- --E-
. EE-E EE-- -E -E-E ----
5 EE-- EE-E -- -E-- ---E
8 E-EE E--E -. --EE -E-E
F E-E- E--- -5 --E- -E--
H E--E E-E- -8 ---E -EE-
I E--- E-EE -F ---- -EEE
9igura -.F.2 :abla de cdigo Cray del E al -F
Mediante dos ejemplos mostraremos la generacin de cdigo Cray y su conversin a
binario.
222222222
E3()plo 1.14/ (onvertir el n0mero binario -E-- a cdigo Cray .
Procedimiento/
$l bit ms significativo M!6 del cdigo Cray es el mismo M!6 del n0mero binario.
Partiendo de la izquierda, realizar la suma de cada par adyacente de bits del n0mero
binario y descartar los OcarrysP.
- E - - 6inario
J L L L
- - - E Cray
2222222222222
-8
222222222
E3()plo 1.15/ (onvertir el cdigo Cray -E-- a binario.
Procedimiento /
$l bit ms significativo M!6 del cdigo binario es el mismo M!6 del n0mero binario.
(ada bit binario es el resultado de la suma del bit correspondiente en cdigo Cray y el
anterior del n0mero binario resultante.
- E - - Cray
- - E - 6inario
2222222222222
1.4.5.- Cdi*o ASCII 7 +i*la+ A)(rican Standard Cod( @or Int(rc1an*( In@or)ation9
'a informacin utilizada por los sistemas digitales no solo est limitada a n0meros. :e#to,
direcciones, estados e instrucciones pueden ser representados por un patrn de bits. $n el
cdigo alfanumrico ,!(II se representan may0sculas, min0sculas, n0meros y caracteres
especiales mediante I bits, es decir -.M caracteres. $s utilizado para aplicaciones en
cmputo 1cada letra pulsada desde el teclado es un cdigo ,!(II enviado al computador3.
$n la figura -.H se listan a manera de ejemplo algunos caracteres ,!(II y su valor
correspondiente en decimal, "e#adecimal y binario.
Car D(c ;(- .inar0 Car D(c ;(- .inar0
5. .E E E - E E E E E R H8 8E E - E E E E E E
S 55 .- E E - E E E E - , HF 8- E - E E E E E -
T 58 .. E E - E E E - E 6 HH 8. E - E E E E - E
U 5F .5 E E - E E E - - ( HI 85 E - E E E E - -
V 5H .8 E E - E E - E E < HM 88 E - E E E - E E
W 5I .F E E - E E - E - $ HG 8F E - E E E - E -
X 5M .H E E - E E - - E 9 IE 8H E - E E E - - E
Y 5G .I E E - E E - - - C I- 8I E - E E E - - -
1 8E .M E E - E - E E E D I. 8M E - E E - E E E
3 8- .G E E - E - E E - I I5 8G E - E E - E E -
K 8. ., E E - E - E - E Z I8 8, E - E E - E - E
L 85 .6 E E - E - E - - [ IF 86 E - E E - E - -
, 88 .( E E - E - - E E ' IH 8( E - E E - - E E
\ 8F .< E E - E - - E - M II 8< E - E E - - E -
. 8H .$ E E - E - - - E ; IM 8$ E - E E - - - E
] 8I .9 E E - E - - - - 4 IG 89 E - E E - - - -
-F
L L L
Car D(c ;(- .inar0 Car D(c ;(- .inar0
E 8M 5E E E - - E E E E P ME FE E - E - E E E E
- 8G 5- E E - - E E E - ? M- F- E - E - E E E -
. FE 5. E E - - E E - E = M. F. E - E - E E - E
5 F- 55 E E - - E E - - ! M5 F5 E - E - E E - -
8 F. 58 E E - - E - E E : M8 F8 E - E - E - E E
F F5 5F E E - - E - E - & MF FF E - E - E - E -
H F8 5H E E - - E - - E 7 MH FH E - E - E - - E
I FF 5I E E - - E - - - * MI FI E - E - E - - -
M FH 5M E E - - - E E E > MM FM E - E - - E E E
G FI 5G E E - - - E E - ^ MG FG E - E - - E E -
/ FM 5, E E - - - E - E _ GE F, E - E - - E - E
% FG 56 E E - - - E - - ` G- F6 E - E - - E - -
a HE 5( E E - - - - E E b G. F( E - E - - - E E
J H- 5< E E - - - - E - c G5 F< E - E - - - E -
d H. 5$ E E - - - - - E e G8 F$ E - E - - - - E
A H5 59 E E - - - - - - \ GF F9 E - E - - - - -
9igura -.H.2 :abla de caracteres ,!(II.
'os primeros .5 caracteres ,!(II son comandos de control 1por ejemplo, para
comunicacin entre dispositivos cuando datos y seBales son transferidos3 y los restantes
-EF son smbolos grficos 1letras may0sculas, min0sculas, n0meros, signos de puntuacin y
smbolos especiales muy usados3.
$n el cdigo ,!(II e#tendido de M bits 1-.M caracteres adicionales3 se representan
caracteres para grficos, sombreados, letras griegas, smbolos matemticos y otros
especiales.
1.4.6.- Cdi*o+ d( d(t(ccin 0 corr(ccin d( (rror(+&
'a manera ms sencilla de adicionar la deteccin de errores en un dato es incluir un bit de
paridad. $l valor del bit es escogido de tal forma que el n0mero de OunosP sea par o impar.
$ste tipo de deteccin es 0til donde los errores tienen una probabilidad razonable de
ocurrencia de un 0nico error de bit, pero no puede detectar dos errores dentro de un grupo.
$s muy usado en transmisiones seriales, paralelas y memorias.
,lgunos cdigos proveen una deteccin de errores mejor que con el de bit de paridad. 'os
cdigos $ d( 5 y 'i?uinario utilizan cdigos que tienen dos unos en cada grupo de F y de I
bits, respectivamente. $l cdigo del contador (n anillo tiene -E bits de los cuales
0nicamente uno de ellos est en -. $n estos casos si aparecen menos o ms de dos unos en
los dos primeros cdigos ms de un uno en el tercero, indica que e#iste un error.
$n algunos casos especiales la adicin de este bit de paridad no es suficiente para la
-H
deteccin del error por lo que se crearon mtodos para codificar bits e#tras como el cdi*o
d( ;a))in*/ el cual permite no solo detectar el error sino corregirlo.
&n cdigo de Damming para I bits posee 8 bits de datos y 5 bits de cdigo. 'os bits estn
arreglados de la forma mostrada en la figura -.I, donde los bits de datos estn marcados
como <5, <., <- y <E y los bits de cdigo (. (- y (E ubicados en las posiciones de la
palabra .
.
183, .
-
1.3 y .
E
1-3 , respectivamente.
&n ejemplo de construccin de la palabra de cdigo Damming es mostrado en la figura -.I.
(ada uno de los grupos es construido de tal forma que cuando un bit presente error, un
patrn 0nico es identificado por los bits de cdigo. !i los bits de datos son E-E- y los
cdigos de paridad son generados para una paridad impar, el resultado total ordenado
estara dado por E-EE--E, tal como lo muestra la figura -.I.
9igura -.I.2 (digo de Damming de I bits
!i, por ejemplo, el patrn E-EEE-E es detectado 1difiere en el bit 53, el grupo de paridad
para (. es correcto 1E3, y (- y (E estn errados 1-3, lo cual resultara en un sndrome de
error de E--, indicando que el bit de la posicin 5 es incorrecto. $ste bit puede ser
corregido negando su valor.
222222222
E3()plo 1.16/ a3 <eterminar el cdigo de Damming para el n0mero 6(< -EE- 1bits de
datos3, utilizando paridad par. b3 !uponga que la palabra de cdigo recibida es -EEE-EE.
$ncuentre el bit de error en la transmisin si se utiliz paridad par.
a3 'os bits de informacin <5 <. <- <E
- E E -
$l grupo de paridad (. lo conforman <- <. <5.Por lo tanto (. J -
$l grupo de paridad (- lo conforman <E <. <5.Por lo tanto (- J E
$l grupo de paridad (E lo conforman <E <- <5.Por lo tanto (. J E
'a palabra de cdigo de Damming resultante es/ - E E - - E E.
-I
6its de datos
<
5
<
.
<
-
<
E

6its de cdigo
(
.
(
-
(
E
Crupo de paridad para (
.
Crupo de paridad para (
-
Crupo de paridad para (
E
<
5
<
.
<
-
(
.
<
E
(
-
(
E
I H F 8 5 . -
E - E E - - E
b3 'a palabra recibida es / <5 <. <- (. <E (- (E
- E E E - E E
$l grupo de paridad (. lo conforman <- <. <5.Por lo tanto la paridad es impar
$l grupo de paridad (- lo conforman <E <. <5.Por lo tanto la paridad es par
$l grupo de paridad (E lo conforman <E <- <5.Por lo tanto la paridad es par
!i el valor de la paridad es correcto se asigna un E y si es errneo un -. $ntonces, el
sndrome de error es 1-EE3 correspondiente al bit n0mero 8 1numerado desde la derec"a con
-.58FHI3 y en consecuencia ese bit debe ser cambiado a - 1(.3.
\\\\\\\\\\\\\
ECERCICIOS
-.2 (onvertir los siguientes n0meros a base -E /
a3 1,5I63-H b3 1FE5I3M c3 1E----EE-3.
..2 (onvertir los siguientes n0meros fraccionarios a base -E /
a3 1.-E--3. b3 1.-.-35 c3 1.5.-I3M d3 1.,E93-H
5.2 (onvertir los siguientes n0meros a base -E
a3 1-FI.F8.3M b3 1-6.F,3-H c3 1-I.H83M
8.2 (onvertir /
a3 1F..3-E a base -H b3 1-.8F3-E a base M c3 1-.83-E a base .
F.2 (onvertir /
a3 1--E--E-E3. a las bases 8, M y -H b3 1<86F3-H a bases ., 8 y M
H.2 (onvertir /
a3 1.H5.3-E a base -H b3 1.5-.3-E a base .
I.2 (onvertir/
a3 1--E.---E3. a bases M y -H b3 1$5.-(3-H a bases . y M
M.2 =ealice la operacin de los n0meros en las bases especificadas/
a3 1F8IF3M L 1-HI53M b3 1(I893-H L 1,95G3-H c3 1-E--3. L1-E---3. L 1--E-3.
d3 1-E--E-3. f 1--E--3. e3 18,FI3-H f 1.98,3-H
G.2 $scriba un algoritmo que permita realizar la conversin de un n0mero en 6(< a
binario y de un n0mero binario a 6(<.
-E.2 Investigue los conceptos de cubo2n y distancia, (=(, cdigos bidimensionales y
cdigos para el almacenamiento y la transmisin de datos en serie 1 ;=_, =_, Manc"ester3

-M
Introduccin
$#isten dos tipos de circuitos en el rea de la electrnica <igital / (ombinatorios y
secuenciales / $n el circuito combinatorio las salidas dependen 0nica y e#clusivamente de
sus entradas, tal como se representa en la figura ..-.a. $n el secuencial las salidas no solo
dependen de las entradas directas al circuito sino del Oestado anteriorP el valor que tom
la salida un instante antes. (omo se puede observar en la figura ..-b, la OrealimentacinP
1seBal de salida "acia la entrada nuevamente3 es la caracterstica del tipo de circuitos
secuenciales.


a3 (ircuito combinatorio b3 (ircuito secuencial.
9ig. ..-.2 (ircuitos combinatorios y secuenciales
$.1.- COPUERTAS LOGICAS
$l descubrimiento del transistor y su aplicacin como elemento interruptor, es decir, que
puede tener dos estados elctricos perfectamente definidos, dio origen a las compuertas
lgicas que cumplen con las condiciones de falso y verdadero de los operadores lgicos
mencionados anteriormente.
$.1.1.- D(@inicion(+ &
- 'gica positiva / nivel alto de voltaje se asigna a un O-P 1Dig"3 y bajo para un OEP
'1'o)3
- 'gica negativa / el nivel bajo representa un O-P lgico y el alto un OEP.
- !eBal activa en alto / !eBal que se activa cuando est en O-P lgico 1normalmente en
OEP3.
- !eBal activa en bajo / !eBal que se activa cuando est en OEP lgico 1normalmente en
O-P3.
-G
Captulo $. - LOGICA
CO.INATORIA
,
6
(
,
6
!
!
'a operacin de cada una de estas compuertas se puede describir mediante una tabla de
verdad. , continuacin se relacionan cinco tipos de compuertas bsicas, con su definicin
correspondiente, smbolo descriptivo y de I$$$, tabla de verdad, ecuacin booleana, y
circuitos equivalentes elctricos o electrnicos de algunas de ellas.
$.1.$.- Co)pu(rta AND /
Valida su salida si todas las entradas son vlidas. $cuacin booleana/ S A B = . 7er
figura ....


!mbolo
, 6 !
E E E
E - E
- E E
- - -
:abla de verdad
9igura .....2 (ompuerta ,;< / simbologa y tabla de verdad.
$.1.,.- Co)pu(rta OR /
Vlida si por menos una de sus entradas es valida. $cuacin booleana / S A B = + . 7er
figura ..5/

!mbolo
, 6 !
E E E
E - -
- E -
- - -
:abla de verdad
9igura ..5..2 (ompuerta 4= / smbologa y tabla de verdad
$.1.4.- Co)pu(rta NOT /
.E
La salida es la negacin de la entrada . $cuacin booleana / S A = . 7er figura ..8.

!mbolo
, !
E -
- E

:abla de verdad
9igura ..8..2 (ompuerta ;4: / smbologa y tabla de verdad
$.1.5.- Co)pu(rta E"- OR /
Valida su salida si las entradas son diferentes. $cuacin booleana / S A B = . 7er figura
..F/


!mbolo
, 6 !
E E E
E - -
- E -
- - E

:abla de verdad
.-
9igura ..F..2 (ompuerta $>4= / smbologa y tabla de verdad
$.1.6.- Co)pu(rta NAND /
Es una compuerta And seguida de una negacin. $cuacin booleana/ S A B = . 7er figura
..H/


!mbolo
, 6 !
E E -
E - -
- E -
- - E

:abla de verdad
9igura ..H.2 (ompuerta ;,;< / smbologa y tabla de verdad
$.1.<.- Co)pu(rta NOR/
Es una compuerta Or seguida de un negador. $cuacin booleana / S A B = + .7er figura
..I

!mbolo
, 6 !
E E -
E - E
- E E
- - E
:abla de verdad
9igura ..I.2 (ompuerta ;4=/ simbologa y tabla de verdad
$.1.:.- Circuito+ (?ui=al(nt(+&
:odas estas compuertas analizadas tienen un circuito equivalente con interruptores y con
semiconductores, los cuales son mostrados en la figura ..M.

..

(on interruptores (on diodos (on interruptores (on diodos
(ircuitos ,nd (ircuitos 4r
9ig. ..M.2 (ircuitos equivalentes ,nd y 4r con interruptores y semiconductores
'os dos 0ltimos tipos de compuertas ;and y ;or descritas en las secciones ..-.H y ..-.I
tienen una gran importancia dentro de la minimizacin de funciones / debido a su
comportamiento intrnseco como elemento inversor, su construccin es muc"o ms sencilla
y por lo tanto, es la ms econmica del mercado.
(onociendo las tablas de verdad de las compuertas estudiadas, los siguientes ejemplos
muestran el circuito equivalente con compuertas ;,;< y ;4= de cada una de las
compuertas bsicas estudiadas.
222222222
E3()plo $.1. <iseBe una compuerta ;4: con compuertas ;,;< y ;4=.
'a figura ..G muestra dos formas de realizar una ;4: con ;,;< y ;4=.
9igura ..G.2 (ompuerta ;4: implementada con ;,;<
\\\\\\\\\\\\\
222222222
E3()plo $.$.2 <iseBe una compuerta ,;< con compuertas ;,;< , y una compuerta 4=
con compuertas ;4=.
'a figura ..-E muestra los circuitos equivalentes
.5
9igura ..-E.2 (ompuerta ,;< y 4= implementadas con ;,;< y ;4=.
\\\\\\\\\\\\\
222222222
E3()plo $.,.2 $n los circuitos mostrados en la figura ..-- determine a qu compuerta es
equivalente.
9igura ..--.2 (ompuerta 4= y ,;< implementadas con ;,;< y ;4=.
$l primer circuito es una compuerta 4= y el segundo una compuerta ,;<. !e puede
e#presar que / una compuerta 4= es equivalente a una compuerta ;,;< con las entradas
negadas, y una compuerta ,;< es equivalente a una compuerta ;4= con las entradas
negadas.
\\\\\\\\\\\\\
222222222
E3()plo $.4.2 $n los circuitos mostrados en la figura ..-. determine a qu compuerta es
equivalente.
9igura ..-..2 (ompuerta >4= y $?&I implementadas con ;,;< y ;4=
$l primer circuito es una compuerta >4= y el segundo es una compuerta $?&I. Para
realizar una compuerta $?&I con compuertas ;,;< bastara agregar un negador a la
salida del circuito >4=. <e forma similar con compuertas ;4= se puede llegar a una >4=
negando la salida del segundo circuito.
\\\\\\\\\\\\\
(omo se puede ver de este ejercicio, cualquiera de las compuertas bsicas puede ser
implementada 0nicamente con compuertas ;,;< o compuertas ;4=. Day dos cosas para
.8
recordar y que posteriormente sern confirmadas cuando se vean los teoremas de Morgan
en el ,lgebra de 6oole /
Una compuerta OR es euivalente a una compuerta !A!" con las entradas negadas.
Una compuerta A!" es euivalente a una compuerta !OR con las entradas negadas.
$.$.- PRO.LEAS DE APLICACI%N DE COPUERTAS&
Muc"os de los diseBos que se realizan en el rea de la 'gica <igital requieren no solo del
conocimiento de las diferentes tcnicas sino de muc"o razonamiento lgico. (on las
"erramientas que tenemos "asta el momento 1tablas de verdad3 vamos a resolver y dejar
planteados algunos problemas, en los cuales nos centraremos en la parte lgica y dejaremos
de lado el manejo de potencia y de sensores.
222222222
E3()plo $.5.- $n una mezcladora de concreto se tienen sensores para detectar el
suministro o n de 5 elementos / agua, piedra y cemento. ,s mismo, se tiene una seBal de
control M para encender o apagar el motor. !e desea diseBar un control que /
a.3 active el motor si estn los tres elementos presentes
b.3 active el motor si estn presentes agua y piedra si "ay agua y cemento.
,dicionalmente, que cumpla con la condicin a.3.
$s una buena prctica dibujar el diagrama en bloques del circuito a diseBar, tal como se
muestra en la figura ..-5. Para este ejemplo el sistema a diseBar posee tres entradas / agua
,, piedra P y cemento ( y una sola salida motor M.

(laramente se puede ver que la parte a3 se representa mediante una compuerta ,nd.
Para la parte b3 las conjunciones OyP OoP definen las compuertas ,nd y 4r,
respectivamente. 7er figura ..-5.

9igura ..-5.2 Mezcladora de concreto
\\\\\\\\\\\\\
222222222
E3()plo $.6 .- &na "ornilla de una estufa elctrica posee dos resistencias =- y =. que, de
acuerdo a la posicin del control, permite tener tres niveles de calor / bajo, medio y alto.
.F
,
(
P
M
<iseBe un circuito lgico que funcione as / si el control esta en bajo activa la resistencia
= -, si esta en medio activa =. y si esta en alto activa =- y =. al mismo tiempo.
(undo se activa =- A (uando est activado 6ajo ,lto.
(undo se activa =. A (uando est activado Medio ,lto. 7er figura ..-8

9igura ..-8.2 $stufa elctrica
\\\\\\\\\\\\\
222222222
E3()plo $.<.- (on los proyectores de diapositivas de comienzos de siglo se suministraban
una serie de recomendaciones para su buen manejo, ya que estos equipos tenan dos suic"es
!- y !. totalmente independientes para alimentar el ventilador y el bombillo. 'a
advertencia era / Para encender el proyector oprima el interruptor ! -, el cual va a activar el
ventilador y a continuacin oprima !. para activar el bombillo de alta potencia. Para apagar
oprima primero !. y seguidamente !-. 1$sta secuencia permite que el bombillo
permanezca en todo momento con la ventilacin requerida. (ualquier error en la secuencia
daBaba el bombillo 3. !e desea diseBar un circuito lgico que tenga como seBales de control
los dos suic"es !- y !. y seBales de salida 6 y 7 para activar el bombillo y el ventilador,
respectivamente. !in importar cul de los dos interruptores es pulsado debe encender
primero el ventilador y luego al pulsar el segundo debe prender el bombillo. Para el
apagado primero debe "acerlo el bombillo y luego el ventilador.
(undo se prende el ventilador A (uando cualquiera de los suic"es se activa 14r3.
$l bombillo 0nicamente se activar si los dos suic"es estn activados al mismo tiempo.7er
figura ..-F.


9igura ..-F.2 Proyector de diapositivas
2222222222222
.H
!*-
,
!*.
7
6
,
M
6
=-
=.
222222222
E3()plo $.:.- <iseBe un detector de n0meros impares. $l circuito tendr como entrada 8
bits y una salida ^ que se valida si el n0mero de entrada 1e#presado en 8 bits3 es impar. $n
caso contrario, ^ es igual a E.
9igura ..-H.2 <etector de n0meros impares
!i se analizan detenidamente los n0meros binarios de 8 btis del E al -F, el bit menos
significativo , de todos los impares es -. Por lo tanto, la salida ^ se puede conectar
directamente a la entrada ,. 7er figura ..-H.
\\\\\\\\\\\\\
222222222
E3()plo $.A.- <iseBe un circuito conversor de decimal a 6(<. $l circuito tiene como
entrada las diez 1-E3 teclas decimales del E al G y como salidas ,,6,(,<. ,l oprimir una
tecla decimal su valor equivalente en binario aparecer en las cuatro salidas.
$n la figura ..-I se pueden ver dos tipos de circuitos con interruptores que suministran los
valores binarios de - y E representados como voltaje 7cc y E voltios, respectivamente. $n
el circuito de la figura ..-I a3 cuando el interruptor est abierto la salida es L7cc 1- lgico3
y al cerrarlo coloca E voltios 1E lgico3. $l circuito de la figura ..-I b3 normalmente
suministra un E lgico y al ser activado el interruptor coloca un - lgico, trabajando en
forma totalmente opuesta al circuito mostrado en la figura a3. $ste circuito que
normalmente est en E y se activa a - es denominado acti=o (n 1 acti=o (n alto % al
circuito de la figura b3 donde normalmente suministra un - y al activarse da un E es
denominado acti=o (n 8 acti=o (n 'a3o.
.I
,
6
(
<
^

a3 b3
9igura ..-I.2 <iagrama en bloques y dos tipos de interruptor
Para diseBar el conversor decimal a 6(< se debe analizar en cules n0meros es activo cada
uno de los bits de salida ,, 6, (, <. ,s pues /
, J -L5LFLILG % 6 J .L5LHLI % (J 8LFLHLI % <JMLG
$stas ecuaciones identifican a compuertas 4= y el circuito final manejado por los tipos de
interruptores mostrados en la figura ..-I b3 es mostrado en la figura ..-M a3. $n caso de
utilizar el tipo de interruptores mostrados en la figura ..-I a3, el circuito puede ser
cambiado a compuertas ;and de la forma mostrada en la figura ..-M b3 / compuertas 4r
con las entradas negadas equivalen a una ;and.

a3 b3
9igura ..-M.2 (onversor decimal a 6(< con 4= y ;,;<
2222222222222
222222222
E3()plo $.18.- <iseBe un circuito que detecte cuando un n0mero de entrada de 8 bits es
igual a I 1 si es igual proporciona un - a la salida, en caso contrario, mostrar un E3.
!e aprovec"a la caracterstica de que si la compuerta ,nd tiene todas sus entradas en - la
salida toma el valor de - y cualquier otra combinacin 1por lo menos una de las entradas es
E3 coloca un E a la salida. 7er figura ..-G.
.M
E
-
.
< 5
(
6
,
8
F
H
I
M
G
&tilizando el mismo principio se puede diseBar un comparador con cualquier n0mero.

9igura ..-G.2 (omparador de un n0mero
\\\\\\\\\\\\\
!iguiendo el mismo procedimiento desarrollado anteriormente encuentre la solucin a los
siguientes problemas/
Pro'l()a 1.- $n una banda transportadora se encuentran trabajando 5 operarios ,, 6, y (
cada uno de los cuales tiene un sensor que registra si est presente o no. $l supervisor de la
lnea tiene un indicador luminoso y un monitor del estado del motor que "ace girar la
banda. !e desea diseBar un circuito lgico de 5 entradas ,, 6 y ( y . salidas ' 1luz3 y M
1motor3 que funcione de la siguiente manera/ si un operario deja la lnea 1activa un sensor
de presencia3 el motor debe continuar trabajando pero el indicador luminoso se enciende
advirtindole que "ay 0nicamente dos personas en la lnea. (uando sale el segundo operario
el sistema sale de funcionamiento apagando tanto el indicador como el motor.
PRO.LEA $.- <iseBe un indicador del estado de tres bateras ,, 6 y ( que active/ una
luz verde en el caso de tener las tres bateras estn en buen estado, una luz amarilla si una
cualquiera "a salido de funcionamiento y una luz roja cuando dos o tres bateras estn
malas.

$.,.- ALGE.RA DE .OOLE
$n el aBo de -MF8 6oole desarroll un sistema algebraico de dos valores, el cual fue
adaptado por !"annon 1-G5M3 para analizar y describir el comportamiento de circuitos
construdos con relevos. $l ,lgebra de 6oole es definido como el conjunto de reglas
algebraicas para manejar circuitos de dos estados 1binarios3.
'os elementos bsicos son el - y el E. 'as operaciones disponibles son ,nd, 4r y ;ot. 'a
relacin elemental es la de equivalencia 1 J 3. 'a ,nd tiene prevalencia sobre la 4r.
Principio d( dualidad/ 'os teoremas o identidades del ,lgebra de 6oole siguen siendo
vlidos si intercambiamos los gEh por g-h, los g-h por gEh, las funciones ,nd por 4r y 4r por
,nd.
!e presentan a continuacin los a#iomas y postulados en parejas duales.
.G
<
(
6
!
,
$.,.1.- A-io)a+ /
1,-3 , J E si , - 1,-i3 , J - si , E
1,.3 !i ,JE entonces AJ- 1,.i3 !i , J - entonces A J E
1,53 E.E J E 1,5i3 -L- J -
1,83 -.- J - 1,8i3 ELE J E
1,F3 E.- J -.E J E 1,Fi3 -LE J E L- J -
$.,.$.- T(or()a+ /
1:-3 ,LE J , 1:-i3 ,.- J , 1identidades3
1:.3 ,L- J - 1:.i3 ,.E J E 1elementos nulos3
1:53 ,L, J , 1:5i3 ,., J , 1idempotencia3
1:83
A
J , 1involucin3
1:F3 ,L A J - 1:Fi3 ,. A J E 1complementos3
1:H3 ,L6 J 6L, 1:Hi3 ,.6 J 6., 1conmutatividad3
1:I3 1,L63L( J ,L16L(3 1:Ii3 1,.63.( J ,.16.(3 1asociatividad3
1:M3 ,.6L,.( J ,.16L(3 1:Mi3 1,L63.1,L(3 J ,L6.( 1distributividad3
1:G3 ,L,.6 J , 1:Gi3 ,.1,L63 J , 1cobertura absorcin3
1:-E3 , L A.6 J , L 6 1:-Ei3 ,.1 AL63 J ,.6
1:--3 ,.6 L ,. B J , 1:--i3 1,L63.1,L B 3 J , 1combinacin3
1:-.3 A B A B # A B A # . . . . . + = + 1:-.h3
) ( ( ( A B A B # A B A # + + + = + + . 1 3 3. 3
1:-53 A B . J A L B 1:-5h3 A B + J A . B 1:eorema de
Morgan3
1:-83 A B $ A B $ + + + = ... . .... 1:-8h3 A B $ A B $ . .... ... = + + +
:eorema generalizado de Morgan.
1:-F3 A B A # B # A B A # . . . . . + + = + 1:-Fh3
) ( ( ) ) ( ) ( ( ) A B A # B # A B A # + + + = + + . . .
:eorema de consenso
$jercicios / <emuestre los teoremas :G, :-E, :--,:-. y :-F y sus respectivos duales.

$n el algebra de 6oole la ,nd tiene prevalencia sobre la 4r. ,s por ejemplo,
) ( ) ( ( ) A B # A B # A B # A B # A B A # + = + = = + = + . . . . . . .
.
$l teorema de Morgan permite verificar las equivalencias realizadas en forma intuitiva en
la seccin ..-.M. :al como est especificado el teorema -5 y su dual, podemos enunciar
que /
!and es euivalente a una Or con las entradas negadas
!or es euivalente a una And con las entradas negadas
!i negamos a lado y lado de la ecuacin, tendremos que /
And es euivalente a una !or con las entradas negadas
5E
Or es euivalente a una !and con las entradas negadas.
7isto de otra forma, el negado de una funcin se puede obtener cambiando todos los
operadores 4r por ,nd, ,nd por 4r, OEP por O-P y O-P por OEP y negando trmino a
trmino.
$.,.,.- R(pr(+(ntacion(+ (+tandar &
,lgunas definiciones /
'iteral / 7ariable o su complemento . P. ej, A B ,
:rmino de producto / &n solo literal o su producto . P.ej, #, A B # "
$#presin en forma de suma de productos / !uma de trminos de producto.
P.ej, A B # A # " + +
:rmino de suma / &n solo literal o su suma. P. ej, B # " + + , A
$#presin de producto de sumas / Producto de trminos de suma.
P. ej, ( ) ( ) A B # A # " + + +
.
:rmino normal / :rmino de producto o trmino de suma en el que ninguna variable
aparece ms de una vez . $sto implica que los trminos no normales se pueden reducir
aplicando los teoremas mencionados anteriormente. P. ej., A B # + + , A B # "
Mintrminos de n variables es un trmino de producto normal con n literales 1e#isten .
n
trminos3. P. ej, Mintrmino de 8 variables / A B # "
Ma#trmino de n variables es un trmino de suma normal con n literales 1e#isten .
n
trminos 3. P.ej, Ma#trmino de 8 variables / A B # " + + +
!uma cannica de una funcin lgica es la suma de mintrminos correspondientes para
las que la funcin produce una salida de -.
P.ej, ,,6,( 1E, .,8,H3 J A B # A B # A B # A B # + + +
Producto cannico de una funcin lgica es un producto de los ma#trminos
correspondientes para los que la funcin produce una salida de E.
P. ej, ,,6,( 1 -,5,F3 J
) ( ( ) ( ) A B # A B # A B # + + + + + +
9inalmente, estas dos e#presiones son equivalentes, ,,6,( 1E,.,8,H3 J ,,6,( 1-,5,F,I3.
'os mintrminos y ma#trminos de 5 variables se muestran en la siguiente tabla 1figura
...E3
7alores M#trmino Mintrmino
5-
f
f
f
f
f
f
f
f
1 , , 3
1 , , 3
1 , , 3
1 , , 3
1 , , 3
1 , , 3
1 , , 3
1 , , 3
E E E
E E-
E- E
E--
- E E
- E-
-- E
---
A B #
A B #
A B #
A B #
A B #
A B #
A B #
A B #
+ +
+ +
+ +
+ +
+ +
+ +
+ +
+ +
A B #
A B #
A B #
A B #
A B #
A B #
A B #
A B #
. .
. .
. .
. .
. .
. .
. .
. .
9igura ...E.2 'istado de mintrminos y ma#trminos de 5 variables.
$.4.- ANALISIS DE CIRCUITOS CO.INACIONALES
Mediante el anlisis se describe el comportamiento de un circuito combinacional, donde se
pueden visualizar todos los casos posibles 1tabla de verdad3, se pueden realizar estudios de
riesgos, etc. con el fin de tener alternativas de estructuras y transformarlo a arreglos
disponibles tales como P,'.
$ste anlisis de circuitos combinacionales se puede realizar por medio de tablas de verdad,
manipulacin algebraica y diagrama de tiempos/
$n el primer mtodo se elabora una tabla de verdad con todas las posibles .
n
combinaciones. $ste procedimiento es bastante largo y tedioso pero permite ver las
combinaciones de entrada para las cuales la salida es vlida.
&n segundo mtodo consiste en obtener del circuito una descripcin formal mediante las
ecuaciones. Manipulando stas mediante ,lgebra de 6oole, se pueden realizar conversiones
de forma de suma de productos a productos de suma y viceversa, y simplificaciones lo cual
planteara unas nuevas estructuras a la medida del diseBador.
Mediante el diagrama de tiempos se representa grficamente el comportamiento de las
seBales de entrada y salida en un rango de tiempo determinado.

$n los siguientes ejemplos podemos ver tres diferentes estructuras para cada uno de ellos,
resultantes de realizar manipulaciones algebraicas/
E3()plo $.11.- Plantee la ecuacin de cada de los circuitos mostrados. =ealice un anlisis
por tabla de verdad 1.
n
combinaciones 3.
5.
9igura ...-.2 $jemplo- de circuitos equivalentes
$cuacin del circuito / A B # # " . . . +
E3()plo $.1$.- Plantee la ecuacin de cada de los circuitos mostrados. =ealice un anlisis
por tabla de verdad 1.
n
combinaciones3.
9igura .....2 $jemplo . de circuitos equivalentes
$cuacin del circuito / B # . =ecuerde que una compuerta $>4= puede e#presarse
mediante la ecuacin / A B A B A B = + , y la compuerta $?&I 1o $>4= negada3 por /
A B A B + .
$.5.- SINTESIS DE CIRCUITOS CO.INACIONALES
$.5.1.-Dr)ula cannica
(onociendo las combinaciones para las cuales la salida se valida se forma una ecuacin
cannica con los minterminos de la funcin para despus proceder, mediante el ,lgebra de
6oole, a obtener ecuaciones mnimas
<iseBe un detector de n0meros primos de 8 bits ,, 6,(,< que valide una salida ! si el
n0mero es primo y produzca un OEP en caso contrario.
,,6,(,< 1-,.,5,F,I,--,-53 J
A B # " A B # " A B # " A B # " A B # " A B # " A B # " + + + + + +
55
, partir de esta ecuacin se puede realizar un primer esquema en funcin de compuertas 4r
y ,nd de varias entradas, sin embargo, sta se puede minimizar mediante ,lgebra de 6oole
utilizando el teorema de asociacin convenientemente.
$jercicio / Minimizar la ecuacin anterior y proponer diferentes alternativas. =ealice el
circuito con compuertas.
$.5.$.- apa+ d( Earnau*1 /
&n mapa de [arnaug" no es ms sino una representacin grfica de una tabla de verdad.
Podemos representar una funcin dada de n variables mediante un mapa de .
n
cuadros,
donde los valores e#ternos muestran los estados de las variables de entrada y el valor
interno muestra el valor correspondiente de salida para esa combinacin especial de
entrada.
, continuacin se muestran los mapas de [arnaug" para . y 5 variables en la figura ...5 y
8 variables de entrada en la figura ...8 con sus respectivas reas /
,
E -
,6 ,rea de
A
,rea de
A
6 (
EE E- -- -E
E ,rea de
B
E ,rea de #
- ,rea de
B - ,rea de #
,rea
A
,rea
A
,rea de
B
,rea de
B
9igura ...5.2 Mapas de [arnaug" para . y 5 variables
,6 ,rea de
A
,rea de
A
(<
EE E- -- -E
,rea
de
EE
58
# E-
,rea
de
"
,rea
de
"
,rea
de
#
--
-E
,rea de
B
,rea de
B
9igura ...8.2 Mapa de [arnaug" para 8 variables
$n el mapa de [arnaug" se definen dos reas para cada variable de entrada dada 1por
ejemplo, ,3/ donde la variable de entrada e#iste 1su valor es O-P3 y se designa como el rea
donde es vlida 1,rea de ,3 y donde la variable de entrada no e#iste 1su valor es OEP3 y se
designa como el rea donde no es vlida 1,rea de A 3.
$.5.$.1.- Duncion(+ (n )apa+ d( Earnau*1 &
(mo se representan las funciones bsicas ,nd y 4r en un mapa de dos variablesA
,
E -
6
E - ,rea de
B
- - - ,rea de
B
,rea
A
,rea
A
'a funcin 4r se puede representar en
el mapa de [arnaug" por la unin de
las reas donde es vlido , y es vlido
6.

D F A G .
'a funcin ,nd se puede representar en el
mapa de [arnaug" por la interseccin
de las reas donde es vlido , y es
vlido 6.
5F
D F A . .
,
E -
6
E ,rea de
B
- - ,rea de
B
,rea
A
,rea
A
$n un mapa de [arnaug" cada uno de los trminos de producto coloca un n0mero
determinado de OunosP.
,s por ejemplo, en un mapa de [arnaug" de 8 variables un trmino de una variable pone
M OunosP, unos de dos variables 8 Ounos, uno de tres variables . Ounos y uno de 8 variables
coloca en el mapa un solo OunoP.
Miremos algunos trminos/ dibuje sobre un mapa de 8 variables los siguientes/
A, A B , A B # , A B # " , B " .
$llos colocan M, 8, ., - y 8 OunosP adyacentes, respectivamente. $n resumen, el mapa de
[arnaug" en cuanto a sus reas se comporta como si fuera cilndrico tanto vertical como
"orizontalmente 1por ejemplo, rea de B , rea de " 3 y las cuatro esquinas son
adyacentes entre s como si fuera esfrico 1 por ejemplo, el trmino B " coloca 8 OunosP
adyacentes en los cuatro esquinas3.
=ealice el mapa de [arnaug" de la funcin definida por/
% B " A B # " B # " A B # " = + + +
:eniendo en cuenta que cada uno de los trminos definidos en la funcin se puede graficar
mediante la interseccin de las reas y a su vez que la suma de trminos de producto es la
unin de ellos, se puede realizar la funcin completa directamente en un solo mapa de 8
variables, pues cada O-P de los trminos de producto forman parte del mapa final.
,6
(<
EE E- -- -E
EE - -
E- -
5H
--
-E - - - -
9igura ...F.2 :rmino redundante en mapa de [arnaug"
!i se mira detenidamente en la funcin el trmino
A B # "
no aporta OunosP
adicionales al mapa, por lo tanto, este es denominado trmino redundante. 7er figura ...F
1cuadro sombreado3.
,"ora bien, cmo se realizara la representacin de una funcin en forma de producto de
sumasA
!e podra pensar en realizar un mapa para cada trmino de suma. &na vez construdos los n
mapas para los n trminos se pueden superponer para encontrar la interseccin de ellos.
$ste es un trabajo bastante dispendioso. &na forma sencilla de graficar es aplicar el teorema
de Morgan/ definir el negado de la funcin cambiando funciones 4r por ,nd y viceversa,
quedando la ecuacin en forma de suma de productos.
&na vez construdo este mapa en forma de suma de productos se cambian OEP por O-P y
O-P por OEP para tener la funcin original.

( ) ) ( ( ) % A B # A B # " B # = + + + + + +
,plicando el teorema de Morgan 1ver figura ...H3/
% A B # A B # " B # = + +
,6
(<
EE E- -- -E
EE - -
E- -
-- - -
-E - -
9igura ...H.2 Mapa de [arnaug" de la funcin %
(ambiamos a"ora OEP por O-P y O-P por OEP , para tener la funcin 9 1ver figura ...I3
5I
,6
(<
EE E- -- -E
EE - -
E- - - -
-- - -
-E - -
9igura ...I.2 Mapa de [arnaug" de la funcin 9
$.5.$.$.- E-traccin d( @uncion(+ d(l )apa d( Earnau*1
!e define como/
i)plicant( de una funcin lgica al trmino de producto que puede ser usado para cubrir
los mintrminos de una funcin.
i)plicant( pri)o de una funcin lgica al implicante que no es parte de cualquier otro
implicante de la funcin.
i)plicant( pri)o (+(ncial de una funcin lgica al implicante primo que cubre por lo
menos un mintrmino que no es cubierto por otro implicante primo.
=etomemos el ejemplo del detector de n0meros primos. Primero podemos representar la
funcin lgica en un mapa de [arnaug" de 8 variables copiando los valores de salida donde
la funcin es vlida 1O-P3 en cada una de las celdas correspondientes.
9 J ,,6,(,< 1-,.,5,F,I,--,-53
,6
(<
EE E- -- -E
EE
E- 1 1 1
-- 1 1 1
-E 1
9igura ...M.2 Implicantes en un mapa de [arnaug"
5M
(on el fin de tener trminos de menor n0mero de variables se seleccionan primero
implicantes que cubran el mayor n0mero de O-P . $n nuestro caso, e#iste un solo implicante
que cubre 8 OunosP y 5 implicantes que cubren . OunosP. 7er figura ...M.

9alta a"ora escribir la ecuacin de la funcin en forma de suma de productos
% A " A B # B # " B # " = + + +
y la implementacin con compuertas 4r, ,nd y ;ot es mostrada en la figura ...G.

9igura ...G.2 (ircuito de detector de n0meros primos
$.5.$.,.- Condicion(+ d( Hno i)portaI
$n algunos casos, pueden e#istir combinaciones de entrada que nunca ocurren y para
efectos del mapa de [arnaug" la salida podra tomar cualquier valor. $l ejemplo ..-5
muestra el caso del diseBo del detector de n0meros primos que "emos venido trabajando
pero a"ora se plantea la restriccin a 6(<.
E3()plo $.1, .- <iseBe un detector de n0meros primos en 6(<
'as entradas vlidas para este caso son del E al G. 'as combinaciones del -E al -F nunca
ocurren ,y el mapa de [arnaug" es mostrado en la figura ..5E.
9 J ,,6,(,<1-,.,5,F,I3 L d1-E,--,-.,-5,-8.-F3.
5G
,6
(<
EE E- -- -E
EE >
E- 1 1 "
-- 1 1 " "
-E 1 " "
9igura ..5E.2 Mapa de [arnaug" con condiciones de Ono importaP
$stas condiciones de Ono importaP especificadas en el mapa mediante > pueden tener los
valores de OEP O-P y se pueden agupar dentro de un implicante como comodin para as
obtener trminos de menos variables. 7er figura ..5E.
<e acuerdo a esto, la funcin puede e#presarse como / % A " B # = +
$.5.$.4.- El apa d( Earnau*1 (n la (li)inacin d( H1aJardI
(ada compuerta y dispositivo digital tiene un tiempo de r(tardo d( propa*acin 1definido
como el tiempo que demora la salida en cambiar contado desde el momento en que se
efectu un cambio en la entrada3 del orden de nanosegundos asociado.
'os anlisis realizados "asta a"ora no "an tenido en cuenta esta caracterstica, la cual puede
producir efectos indeseables tales como Ospi+esP en la salida de circuitos combinacionales 1
algunas veces llamados Oglitc"esP 3. $stos pulsos indeseados pueden iniciar una serie de
operaciones no programadas en etapas siguientes.
;aJard (+tKtico / $ste tipo de "azard es producido por el retardo asimtrico que sufre una
seBal al tomar diferentes caminos, como por ejemplo a travs de compuertas negadoras.

'a figura ..5- muestra los tipos de "azard estticos asociados a las compuertas ,nd y 4r.
$n la figura ..5- a3 el inversor produce un retardo de la seBal que llega a la ,nd
generndose a la salida un Oglitc"P positivo debido a la transicin de E a - de la seBal de
entrada% usualmente este tipo de Dazard es denominado Dazard esttico positivo.
8E
9igura ..5- a3 9igura ..5- b3
$n el caso de reemplazar la compuerta ,nd por una compuerta 4r se obtiene Oglitc"P
negativo debido a la transicin de - a E de la seBal de entrada, tal como se muestra en la
figura ..5- b3 y es llamado Dazard esttico negativo. Para ilustrar este efecto analizaremos
el circuito de dos niveles mostrado en el ejemplo ..-8.
E3()plo $.14.- <eduzca el diagrama de tiempos del circuito mostrado en la figura ..5. y
plantee una solucin al problema del "azard presentado.
9igura ..5..2 (ircuito con "azard esttico
:eniendo como base los mostrados en las figuras ..5- a3 y b3 realice un diagrama de
tiempos y verifique la e#istencia de un "azard.
$l mapa de [arnaug" muestra claramente el Dazard producido por la transicin de - a E de
la seBal de entrada ,, esto es, la transicin del estado --- al estado E-- entre los dos
implicantes definidos. $sto sugiere que este Dazard puede ser eliminado adicionando un
trmino redundante 6( en la e#presin de salida, tal como se muestra en la figura ..55.
,6
( EE E- -- -E
E -
- - - -
8-
,qu el trmino de producto que enlaza
los dos implicantes definidos
1redundante3 soluciona el "azard
presentado mostrado en la figura ..5..



9igura ..55.2 !olucin para "azard esttico

$n forma general, en el caso en que se presenten transiciones fcilmente visibles en el mapa
de [arnaug" de la funcin de salida el Dazard esttico puede ser eliminado agrupando el
mayor n0mero de celdas que cubran uno o varios implicantes.
(omo ejemplo de anlisis estudie la funcin / % B # B " A # " = + +
$l Dazard esttico puede ser eliminado adicionando trminos redundantes solamente si la
lgica interna del dispositivo puede ser alterada. 'os dispositivos M!I y '!I no pueden
cambiar su configuracin, pero al utilizar P', realizando la programacin adecuada puede
ser evitado.
$.6.- IPLEENTACION EDIANTE COPUERTAS NAND

&na vez obtenida la funcin del mapa de [arnaug" se puede realizar una implementacin
en forma mnima con compuertas ;and 0nicamente. Para ello aplicamos el teorema de
Morgan /
Una Or es euivalente a una !and con las entradas negadas &'
Una And es euivalente a una !and con su salida negada
&na funcin sencilla en forma de suma de productos se puede representar mediante
compuertas ;and, tal como se muestra en la figura ..58 /

9igura ..58.2 =epresentacin de 4=2,;< mediante compuertas ;,;<
8.
% ( ) ( ) = = + , pero ( A B = , y, ) # " = . 9inalmente, % A B # " = +
&n segundo circuito para analizar 1figura ..5F3/
9igura ..5F.2 =epresentacin 4=2,;< mediante compuertas ;,;<
% ( # ( # = = + , pero ( A B = . 9inalmente, % A B # = +
<e ello podemos establecer tres sencillas reglas/
!i numeramos desde salida "acia entrada los niveles de compuertas ;and,
-.2 &na compuerta ;and ubicada en un nivel impar trabaja como si fuera 4r.
..2 &na compuerta ;and ubicada en un nivel par trabaja como si fuera ,nd.
5.2 'as variables que entran directamente a niveles impares van negadas.
E3()plo $.15.- <eduzca la ecuacin del circuito mostrado en la figura ..5H.

9igura ..5H.2 $jemplo ..-F/ Implementacin ;,;<
:eniendo en cuenta las reglas enunciadas anteriormente se puede deducir fcilmente la
ecuacin de los circuitos /
( ( ) ) B A # " E % + + =
E3()plo $.16.- <eduzca la ecuacin del circuito mostrado en las figura ..5I.

9igura ..5I.2 $jercicio ..-H.2 Implementacin ;,;<.
'a compuerta ;and cuyas entradas son , y 6 trabaja en dos niveles diferentes dependiendo
de la entrada de la compuerta de salida que sea tomada / para la entrada inferior de la
85
compuerta de salida trabaja como ,nd y para la superior como 4r % por lo tanto, la ecuacin
del circuito sera /
( ) % A B # A B = + +
Para diseBo de circuitos implementados con compuertas ;and e#clusivamente, es necesario
conformar redes 4r2,nd2 4r2,nd24r2... para conformar los niveles impares y pares,
respectivamente. $s conveniente que, al realizar las manipulaciones algebraicas, las
variables que entran directamente queden ubicadas en funciones 4r con lo cual se estaran
a"orrando negadores.
Implemente las siguientes ecuaciones con compuertas ;and de dos entradas /
E3()plo $.1<.- $cuacin / A B
A B + E
9igura ..5M.2 Implementacin con compuertas ;,;< de dos entradas 1$j...-I3

E3()plo $.1:.- $cuacin / A B #
( ) A B # + E
( ) A B # + + E E
9igura ..5G.2 Implementacin con compuertas ;,;< de dos entradas 1$j...-M3
E3()plo $.1A.- $cuacin / A B # + +

) ( ( ) A B # + + -
9igura ..8E.2 Implementacin con compuertas ;,;< de dos entrada 1$j...-G3
E3()plo $.$8.- $cuacin / A B A # B # + +
( ) A B # A B + +
'a solucin de ste circuito es la mostrada en la figura ..5I.
$.<.- ECERCICIO DE RECAPITULACION
'os pasos de sntesis, mediante mapas de [arnaug", a seguir son/
88
-.2 $laboracin de la tabla de verdad.
..2 =epresentacin mediante mapas de [arnaug"
5.2 (onformacin de implicantes primos.
8.2 4btencin de la ecuacin a partir de los implicantes.
F.2 Implementacin mediante funciones bsicas 4r, ,nd y ;ot
H.2 Minimizacin mediante el uso de compuertas ;and.
$n el siguiente ejemplo se muestran uno a uno los pasos de diseBo mediante mapas de
[arnaug"
E3()plo $.$1.- <iseBe un comparador de dos n0meros P y ? de dos bits cada uno, que
tenga tres salidas as/ IJ - si PJ?, J - si Pd?, y ) J - si Pa?.
Podemos obviar la tabla de verdad y realizar directamente el mapa de [arnaug" para las
tres salidas del circuito, ya que en este caso particular al validarse una salida
inmediatamente in"abilita las otras dos y, por lo tanto, podramos decir que, por ejemplo, la
salida I se valida si no es vlida la salida M ni la m. ,s pues , * + m = .
$l njmero P tiene dos bits ,6, y el njmero ? tiene dos bits (<.

,6
(<
EE E- -- -E
EE I
E- ) I
-- ) ) I )
-E ) ) I
$cuaciones /
* A B # " A B # " A B # " A B # " = + + +
+ A # B # " A B " = + +
m A # B # " A B " = + +
<e las tres ecuaciones la ms compleja es la de I, pero podemos e#presarla en funcin de M
y m.
Manipulando las ecuaciones de M y m se puede llegar a las siguientes implementaciones
mediante compuertas ;and de dos entradas /
( ) + A # B # " A " = + +
( ) m A # B # " A " = + +
8F
* + m =
$l circuito final implementado con compuertas ;and es mostrado en la figura ..8-/

9igura ..8-.2 Implementacin con ;and de un comparador
E3()plo+ adicional(+/ =ealice mediante mapas de [arnaug" los ejercicios I y M de la
seccin ....
$n el caso de F variables para la e#traccin de funciones se pueden asimilar los dos mapas
de [arnaug" de 8 variables como dos planos uno tras otro donde e#isten adyacencias entre
$JE y $J-. 1por ejemplo, el implicante mostrado en la figura ..8.3.
E3()plo $.$$.- <eduzca la ecuacin para el mapa de [arnaug" mostrado en la figura ..8..
(<
,6 EE E- -- -E
EE 1 1 1
$JE
E- 1 1
-- 1 1
-E 1
(<
,6 EE E- -- -E
EE 1
$J-
E- 1
8H
-- 1
-E 1
9ig. ..8..2 Mapa de [arnaug" para F variables
<e la figura ..8. se puede e#traer la siguiente funcin /
% # " E B # " A B " E B # " E = + + +
7erifique esta funcin mediante el mtodo de minimizacin programada de ?uine
Mc(laus+ey.
$.:.- ETODOS DE INIILACION PROGRAADA & #UINE cCLAUSEE!
(uando el n0mero de variables de entrada se incrementa 1mayor de H3 se "ace ms difcil
realizar la tarea de e#traer funciones de un mapa de [arnaug". $l mtodo algortmico de
?uine Mc(laus+ey permite encontrar una representacin mnima de una e#presin
booleana.
=ecordemos primero el teorema de combinacin 1:.-- y :.--i de la seccin ..5..3 /
,.6 L ,. B J , 1,L63.1,L B 3 J ,
'a clave del mtodo radica en la tabulacin de todos los mintrminos y al ir aplicando
repetidamente ste teorema se van encontrando los implicantes primos.
'a mejor manera de entender el procedimiento es a travs del siguiente ejemplo/
E3()plo $.$,.- ,plique el mtodo de minimizacin programada ?uine Mc(lus+ey a la
funcin 9 J m 18,F,H,M,G,-E,-5 3 L d 1 E,I,-F 3.
-.2 'iste todos los mintrminos includos los de las condiciones de O;o ImportaP
agrupndolos de acuerdo al n0mero de -hs, , tal como se muestra en la columna I, de la
figura ..85.
Colu)na I Colu)na II Colu)na III
Crupo de E -hs E EEEE 3 E,8 E2EE K 8,F,H,I E-22
K
E,M 2EEE K F,-5,I,-F 2-2-
K
Crupo de - -hs 8 E-EE 3
M -EEE 3 8,F E-E2 3
8I
8,H E-2E 3
Crupo de . -hs F E-E- 3 M,G -EE2 K
H E--E 3 M,-E -E2E K
G -EE- 3
-E -E-E 3 F,I E-2- 3
F,-5 2-E- 3
Crupo de 5 -hs I E--- 3 H,I E--2 3
-5 --E- 3 G,-5 -2E- K
Crupo de 8 -hs -F ---- 3 I,-F 2--- 3
-5,-F --2- 3
9igura ..85.2 :abla de mintrminos y minimizacin
..2 (ompare los elementos del primer grupo contra cada elemento en el segundo, buscando
los mintrminos que difieran 0nicamente en una sola variable. $stos mintrminos
adyacentes se combinan formando un implicante, el cual es colocado en la columna II.
=evisemos el algoritmo de ?uine Mc (lus+ey para la primera columna/

(omparando el primer grupo 1ning0n cero3 contra el segundo grupo 1 un -hs 3, el
mintrmino E es comparado contra los mintrminos 8 y M, generndose los trminos E2EE y
2EEE en la segunda columna. (ada vez que un trmino ayuda a conformar un nuevo
implicante, se marca con un 3. $sto significa que el implicante no es primo, ya que puede
ser combinado con alg0n otro elemento para formar un implicante ms grande.
(omparando el segundo grupo 1un -hs 3 contra el tercer grupo 1 dos -hs 3, el mintrmino 8
es combinado con los mintrminos F y H, generndose los trminos E-E2 y E-2E. $l
mintrmino M se combina con G y -E, resultando -EE2 y -E2E.
Para el tercer grupo 1dos -hs3 y el cuarto grupo 1tres -hs3, el mintrmino F se combina con el
I y el -5 para dar E-2- y E-E-. $l H con el I generan E--2 . $l G combinado el -5 da el -2
E-.
(uando comparamos el cuarto grupo 1tres -hs3 contra el quinto grupo 1 cuatro -hs3, dos
trminos son adicionados / 2--- y --2-., al combinar el mintrmino I con el -F y el -5 con
el -F.
'a columna II muestra el resultado de la primera b0squeda donde se especifican los
mintrminos combinados y el implicante generado. 7er figura ..85. $#actamente el mismo
procedimiento es aplicado para la columna II. 'os elementos deben diferir a"ora en un bit
pero deben tener el 2 en la misma posicin. (omo los elementos del grupo - no se pueden
combinar con elementos del grupo . los marcamos con un K debido a que son implicantes
primos.
8M
$n el segundo y tercer grupo de la columna II, E-E2 puede ser combinado con E--2,
generando E-22 colocado en la columna III. $ste mismo elemento es producido por E-2E y
E-2-. 'os elementos -EE2 y -E2E son implicantes primos.
$n el tercer y cuarto grupo de la columna II, 'os elementos 2-E- y 2--- y E-2- y --2- son
combinados para generar el 2-2-.
$l mismo procedimiento se aplica para la columna III. 7er figura ..85.
Dasta aqu se "an encontrado los siguientes implicantes /
E2EE J A # " 2EEE J B # "
-EE2 J A B # -E2E J A B "
-2E- J A # " E-22 J A B .
2-2- J B "
$.:.1.- Proc(di)i(nto d( cu'ri)i(nto &
Para determinar el mnimo n0mero de implicantes primos necesarios para realizar la
funcin se elabora una carta de implicantes primos tal como se muestra en la figura ..88, la
cual es construda relacionando los mintrminos en la "orizontal y los implicantes primos
encontrados en la vertical sin tener en cuenta las condiciones de Ono importaP. !i el
mintrmino representado por la columna es cubierto por el implicante indicado en la fila se
coloca una > en la interseccin.
8 F H M G -E -5
IP- E,8 >
IP. E,M >
IP5 M,G > >
IP8 M,-E >
IPF G,-5 > >
IPH 8,F,H,I > >
IPI F,I,-5,-F > >
3 3 3 3 3
9igura ..88.2 (arta de implicantes primos
6uscamos a"ora los implicantes primos esenciales, que se detectan fcilmente al observar
las columnas que poseen una sola > , lo cual significa que "ay un mintrmino que es
cubierto por uno y solo un implicante primo 1marcadas con 3 . <e la tabla mostrada en la
figura #### podemos observar que los implicantes primos esenciales son IP8 e IPF, los
cuales cubren adicionalmente los mintrminos M, 8 y F 1c"equeados en la 0ltima fila3.
8G
!e debe buscar a"ora el mnimo n0mero de implicantes primos que cubran los mintrminos
restantes 1los mintrminos G y -53. $l implicante IPF cubre ambos mintrminos.
Por lo tanto, la implementacin mnima de la funcin dada ser /
( ) f A B # " , , , = IP8 L IPF L IPH J -E2E L -2E- L E-22
J
A B " A # " A B + +
, travs del mapa de [arnaug" podemos verificar el resultado. 7er figura ..8F.
,6
(< EE E- -- -E
EE " 1 8 1
E- 8 1 1 1
-- 8 " " 8
-E 8 1 8 1
9igura ..8F.2 Mapa de [arnaug" para el ejercicio analizado
FE
Introduccin
<e acuerdo al n0mero de compuertas que posee un integrado 1escala de integracin3, se
clasifican en /
!!I / !mall !cale Integration, si posee entre - y -E compuertas, p. ej. integrado I8EE 18
compuertas ;and de dos entradas3.
M!I/ Medium !cale Integration, si posee entre -E y -EE compuertas, p. ej. decodificadores,
multiple#ores.
'!I / 'arge !cale Integration, si posee entre -EE y -EEE compuertas, p. ej. &nidades
aritmticas.
7'!I / 7ery 'arge !cale Integration, si posee ms de -EEE compuertas, p. ej.
Microprocesadores.
&na vez estudiadas las compuertas lgicas, su aplicacin y las "erramientas de diseBo
1Mapas de [arnaug", Mtodo de ?uine Mc (lus+ey3 vamos a analizar bloques funcionales
de circuitos combinatorios tales como multiple#ores, decodificadores, comparadores,
sumadores, circuitos aritmticos y describir algunas de sus aplicaciones.
,.1.- DECODIDICADORES M DEULTIPLE"ORES&
&n circuito decodificador activa una y solo una de .
n
salidas disponibles, de acuerdo al
valor que tome una entrada de n bits. ;ormalmente, las salidas de stos dispositivos se
encuentran en O-P y se activan llevando la salida correspondiente a OEP. Por lo tanto, estos
dispositivos poseen n entradas y .
n
salidas. 7er figura 5.-.


9igura 5.-.2 <ecodificador de n entradas y circuito equivalente para dos entradas.
F-
Captulo ,. - CIRCUITOS
CO.INATORIOS SI ! LSI
n entradas
.
n

salidas
activase
n bajo
$#iste una seBal de control para el dispositivo OenableP, activa en cero, que permite
"abilitar el circuito como decodificador. $n el otro estado las salidas son fijadas a un valor
de O-P. $n algunos casos, una segunda seBal de control maneja la activacin en forma
completamente opuesta / con cero las salidas son puestas a O-P y permite el funcionamiento
con un uno a su entrada. 'a figura 5.- muestra el circuito equivalente del decodificador.
'as salidas del decodificador binario corresponden, cada una, a un mintrmino de n
variables. Por lo tanto, cualquier funcin se puede representar como la suma de
mintrminos.
E3()plo ,.1.- Implemente la funcin ,,6,( 1E,5,F,I3
'a salida se valida si las entradas ,, 6 y ( tienen cualquiera de los siguientes valores/ E, 5,
F I. 7er figura 5..
9igura 5...2 9unciones combinatorias realizadas con decodificadores
'a gran aplicacin de los decodificadores la encontramos en los sistemas de decodificacin
de direcciones de memoria y de circuitos de entrada y salida donde es necesario que uno y
solo uno de los dispositivos utilizados 1memoria entrada]salida3 est activo a travs de
una direccin 0nica mientras que los restantes conectados al mismo punto 1bus3
permanecen OdesconectadosP.
!e describen a continuacin algunos circuitos integrados decodificadores de la serie I8 '!
con sus caractersticas de funcionamiento ms importantes/
'os circuitos decodificadores pueden conectarse en cascada de la forma mostrada en el
ejemplo 5...
INTEGRADO DECODIDICADOR SENALES DE ;A.ILITACION
<4LS 1,A . a 8 lneas 2 <oble C 1activa en cero3
<4LS1,: 5 a M lneas C- 1activa en uno3
F.
C.JC.,LC.6 1activa en cero3
<4LS154 8 a -H lneas C-,C. 1activa en cero3
<4LS4$M5 8 a -E lneas
6(< a decimal
<4LS155 . a 8 lneas 2<oble C- 1activa en bajo3, (- 1activa en alto3
C. 1activa en bajo3, (. 1activa en bajo3
E3()plo ,.$.- <iseBe un decodificador de -H lneas utilizando decodificadores de 8 lneas.
$l diseBo es mostrado en la figura 5.5.
9igura 5.5.2 <ecodificadores en cascada.
&n circuito d()ultipl(-or toma una seBal de entrada y la enruta a una de las varias salidas
definida por las entradas de seleccin del dispositivo.

&na de las entradas de "abilitacin puede ser usada como una lnea de dato en aplicaciones
como demultiple#or. 7erifquelo.
E3(rcicio 1/ <iseBe un decodificador de 8 a -H lneas con decodificadores de 5 a M.
E3(rcicio $/ <iseBe un decodificador de F a 5. lneas.
,.$.- OISUALILADORES
'a interfase entre un sistema digital y el usuario se realiza a travs de dispositivos que
presentan los dgitos decimales y otros caracteres adicionales 1 -E,--,-.,-5,-8,-F3 . 'a base
de stos es el '$< 1 'ig"t <iode $mitter 3, el cual emite energa en el rango de luz visible
F5
infrarrojo cuando es polarizado en forma directa 1 positivo al nodo, negativo al ctodo3 y
la intensidad depende de la corriente que circula a travs de l. !i arreglamos I 'eds en la
forma mostrada en la figura 5.8, tenemos una interfase capaz de visualizar cualquiera de los
dgitos mostrados en la figura 5.F.
a

f b
g

e c
d


9igura 5.8.2 7isualizador de I segmentos
$stos I 'eds pueden arreglarse de dos
formas/ nodo com0n y ctodo com0n.
$n el primero los nodos de los I
segmentos son comunes y van conectados
a la fuente de alimentacin L7 7oltios.
Para "acer prender cualquiera de ellos
basta con colocar en su respectivo
terminal de ctodo un cero lgico.
$n el segundo los ctodos van al mismo
punto com0n y a tierra E 7oltios y para
encender uno de los segmentos se debe
colocar un O-P en su terminal de nodo.
8 1 $ , 4 5 6 < : A 18 11 1$ 1, 14 15
9igura 5.F.2 <esignacin numrica y visualizacin resultante
Para manejar los visualizadores de I segmentos de nodo com0n y ctodo com0n se
necesitan dos tipos de decodificadores, en el caso de ::'/ el <4LS 4< y <4LS4:,
respectivamente, en los cuales las salidas, normalmente a O-P, se van a activar con un OEP
para "acer encender el 'ed respectivo para el caso primer caso y, todo lo contrario para el
segundo caso.
,dicionalmente a la decodificacin 6(< a I segmentos stos circuitos poseen 5 funciones
para el manejo de sistemas de visualizacin/
': / 'amp :est. ,l activar sta entrada todos los segmentos se activan mostrando un M.
=6I / =ipple 6lan+ing Input. Permite el borrado de los OEP a la izquierda de la cifra ms
significativa a travs de cone#iones en cascada.
64 / 6lan+ing 4utput. ,paga completamente el visualizador sin importar el n0mero que
tenga a su entrada.

$n la figura 5.H se muestra la cone#in tpica de un sistema de visualizacin de I
segmentos, donde los valores de las resistencias son calculados de acuerdo al valor de la
corriente que se va a suministrar a cada segmento 1intensidad luminosa3.
F8
9igura 5.H.2 (one#in de un sistema de visualizacin de I segmentos
,.,.- ULTIPLE"ORES/
'lamados multiple#ores, selectores de datos Mu# stos circuitos permiten seleccionar el
paso de una de n seBales de entrada. $l equivalente mecnico que describe muy bien ste
comportamiento es el suic"e de varias posiciones, tal como se muestra en la figura 5.I, en
donde cada posicin es escogida mediante un n0mero binario de n bits.
$l circuito equivalente de un multiple#or de . a - lneas es mostrado en la figura 5.I d3
a3 b3

c3 d3
9igura 5.I.2 !electores de / a3 . a - lneas , b3 8 a - lneas, c3 M a - lneas, d3 circuito
equivalente
FF
In-
In.
In5
In8
InF
InH
InI
InM
!elector
!
o
!
-
!
.
!
5
In-
In.
^
!elect
!
E
In-
In.
In5
In8
^
!elect
!
E
!
-
!e describen a continuacin algunas caractersticas de funcionamiento ms importantes de
los circuitos integrados multiple#ores de la serie I8 '!/
INTEGRADO ULTIPLE"OR SENALES DE ;A.ILITACION
<4LS 158 - de -H !trobe 1activa en cero "abilita el
circuito3.!alida * invertida
<4LS 151 - de M !trobe 1activa en cero "abilita el
circuito3.!alidas ^ y * complementarias.
<4LS 15, . 1- de 83 !eleccin com0n. !eBales de !trobe -C y .C
separadas.
<4LS 15< 8 1- de .3 !trobe 1activa en cero3. &na palabra de 8 bits
es seleccionada de dos fuentes.
(omo generador de funciones el mu# permite fcilmente implementarlas colocando cada
una de las entradas en el valor de salida que corresponda a cada mintrmino. 7eamos el
siguiente ejemplo mostrado en la figura 5.M implementado con un multiple#or I8-F- de M a
- lneas.
E3()plo ,.,.- Mediante multiple#ores implemente la funcin
%
A B #
=

, ,
1 , , , 3 . 5 H I
(ada una de los valores de entradas para los que la salida se valida son llevados a - lgico
y los restantes a E lgico, tal como se muestra en la figura 5.M
9igura 5.M.2 $l multiple#or como generador de funciones
E3()plo ,.4.- &tilizando multiple#ores I8'!-F- 1 - de M3 implemente la funcin
%
A B # "
=

, , ,
1 , , , , , , , 3 . 5 F H I G -. -F
FH
'a funcin puede ser tabulada como se muestra en la figura 5.G. $l circuito es mostrado en
misma figura.
$;:=,<, !,'I<,
( 6 , <JE <J-
E E E E E
E E - - -
E - E E -
E - - - -
- E E E -
- E - E E
- - E - E
- - - E -
9igura 5.G.2 Cenerador de funciones 18 variables3 con multiple#ores I8-F-
E3()plo ,.5.- <iseBe multiple#ores en cascada. 'a solucin es forma mostrada en la figura
5.-E.
FI
9igura 5.-E.2 Multiple#ores en cascada.
E3(rcicio ,/ =ealizar un multiple#or de - de 5. basados en mu# - de M 1I8'!-F-3.
,.4.- CODIDICADORES /
$stos circuitos asignan un cdigo binario 0nico para cada una de las seBales de entrada del
dispositivo. 'as salidas deben satisfacer que .
s
dJ n, donde n es el n0mero de entradas.
Codi@icador d( prioridad/ $ste circuito muestra el equivalente en 5 bits del valor de la
lnea de entrada de ms alta prioridad 1la entrada II3. 'a mayor aplicacin de este circuito
es en las solicitudes de interrupcin que se "acen a un dispositivo microprocesador.
INTEGRADO CODIDICADOR SENALES DE ;A.ILITACION
<4LS 14< <e -E lneas a 8
<4LS 14: <e M lneas a 8
1octal3
$- "abilitacin activa en cero. !alidas Cs
y $4 complementarias. (one#in en
cascada a travs de $I y $4.
,.5.- COPARADORES/
$stos circuitos permiten la comparacin en magnitud de dos n0meros de n bits, con la
posibilidad de tener cone#iones en cascada para efectuar comparaciones ms grandes .
,dicional a las entradas de los dos n0meros de 8 bits el integrado <4 LS :5 posee otras tres
marcadas como ,d6, ,a6 y ,J6 que pueden ser conectadas desde las salidas
correspondientes de la siguiente etapa que maneja los bits menos significativos para realizar
comparaciones de n0meros de M, -., -H bits.

$l integrado <4LS 6:$ realiza comparaciones de n0meros de M bits.
,.6.- CIRCUITOS ARITETICOS/
'a suma de dos bits ,n y 6n produce un resultado de suma y lleva 1carry3 especificado en
la siguiente tabla.
,n 6n !uma (arry
1llevo3
FM
E E E E
E - - E
- E - E
- - E -
$sta sencilla funcin puede implementarse mediante una compuerta $#24r para el resultado
de la suma y a travs de una ,nd para el (arry. $ste circuito es denominado medio
sumador 1Dalf ,dder3.
Pero normalmente en operaciones aritmticas con n0meros binarios debe incluirse no slo
los trminos de ,n y 6n sino tambin el (arry que viene de la anterior cifra significativa.
$ste circuito es denominado sumador completo 19ull ,dder3 y puede ser realizado con base
en circuitos medio sumadores de la forma que aparece en la figura 5.--. 'as ecuaciones
para este circuitos estn dadas como /
SU+ #ant A B = , y,
( ) #ARR) A B A B #ant = + +
(ircuito medio sumador (ircuito sumador completo.
1Dalf adder3 19ull adder3
9igura 5.--.2 (ircuitos medio sumador y sumador completo.
(on base en este sumador completo se conforman sumadores paralelos de n bits tal como
se muestra en la figura 5.-.. $n este arreglo es necesario esperar el tiempo suficiente para
que el carry se propague a travs de todos los circuitos sumadores.
FG
9,
6
n
,
n
!
n
(
nL-
(
n
(
nL-
(
E
(
-
(
.
9,
6
.
,
.
!
.
9,
6
-
,
-
!
-
9,
6
E
,
E
!
E
9igura 5.-..2 (ircuito sumador paralelo de dos n0meros de n bits cada uno.
$l <4 LS :, es un circuito sumador paralelo de carry anticipado de dos n0meros de 8 bits
cada uno con una salida de suma de 8 bits. Posee una entrada adicional (i 1carry de
entrada3 y una salida adicional (E 1carry de salida3. $stos permiten realizar cone#iones en
cascada para suma de n0meros de ms de 8 bits.
,.6.1.- Su)a (n .CD /
(uando se realiza una suma en 6(< el resultado puede e#ceder o ser igual a -E. !i a este
n0mero se le resta -E dar el resultado correcto para el dgito pero es generado un carry en
la siguiente cifra significativa. $sta resta de -E es equivalente a realizar la suma con el
complemento a .ks en 6(< 1-E-E3, o sea, E--E en 6(< o H en decimal.
Mediante un mapa de [arnaug" se puede deducir la ecuacin de (n incluyendo el valor
correspondiente al carry de salida para detectar una suma de -E a -G, siendo

# # S S S S
n
= + +
8 5 8 8 .
'a figura 5.-5 muestra una configuracin bsica para un sumador 6(<, donde se indican
las cone#iones de los carrys siguientes y anterior para realizar montajes con varias etapas
de sumadores 6(<.
9igura 5.-5.2 !umador 6(<
HE
,.6.$.- Su)a 'inaria ac(l(rada HlooP-a1(adI&
,l ir aumentando la longitud de la palabra en un sumador paralelo tpico, el tiempo
requerido para completar la operacin aumenta en proporcin al tiempo de propagacin de
cada una de las etapas de sumadores.
&na de las tcnicas empleadas para acelerar el proceso de suma es el denominado Ocarry
anticipadoP Oloo+2a"eadP.
!i ,i y 6i son dgitos binarios operando en cualquiera de las etapas de un sumador se puede
definir un carry generado Ci , que se produce si los bits , y 6 son iguales a - 1un carry es
generado independiente del carry de entrada3. <e la misma forma se define un carry
propagado Pi , para el cual si una de las entradas ,i 6i es - mientras la restante es E el
carry de salida ser identico al carry de entrada. Por lo tanto, las ecuaciones para cada una
de ellas estn dada por /
!i , y 6 son dgitos binarios operando en cualquiera de las etapas de un sumador se puede
definir un carry generado C-, que se produce si los bits , y 6 son iguales a - 1un carry es
generado independiente del valor del carry de entrada3. CE se define como un carry de
salida E cuando las entradas , y 6 son E, sin importar el carry de entrada. P es el valor de
la propagacin y se define como el valor del carry en el caso de que las entradas , y 6 sean
diferentes.
Por lo tanto, en forma general, el carry generado Ci y el carry propagado Pi se pueden
definir como /
, A B
i i i
=
, y,
- A B
i i i
=
,qu, en el caso de que la >4= sea vlida, va a significar que el carry se propaga o pasa a
travs de la etapa.
'a suma y el carry de salida pueden ser e#presados en funcin del carry generado Ci y el
carry propagado Pi como /
S A B # - #
i i i i i i
= =
) (
# A B # A B , # -
i i i i i i i i i +
= + + = +
-
'a figura 5.-8 muestra la implementacin de una etapa sumadora con salidas de carry
H-
(
out

, 6 (
in
(
out

, 6 (
in
(
out

, 6 (
in
(
out

, 6 (
in
- - E - - - - E - E - -
- - - -
generado y propagado.

9igura 5.-8.2 $tapa sumadora Oloo+ a"eadP
,.6.,.- Circuito+ )ultiplicador(+ &
$l proceso de multiplicacin binaria puede llevarse a cabo mediante circuitos
combinatorios o secuenciales siendo los primeros muc"o ms rpidos en respuesta que los
segundos.
, travs del ejemplo mostrado a continuacin se visualiza el procedimiento de la
multiplicacin binaria
E3()plo ,.6.- =ealice la multiplicacin de dos n0meros , y 6 de 8 y . bits,
respectivamente.
,5 ,. ,- ,E
# 6- 6E
2222222222222222222222222222222
,56E ,.6E ,-6E ,E6E
,56- ,.6- ,-6- ,E6-
2222222222222222222222222222222222222222
!8 !5 !. !- !E
'a figura 5.-F muestra una implementacin de la multiplicacin de dos n0meros , y 6 de
cuatro y dos bits, respectivamente.

9igura 5.-F.2 Multiplicador de dos n0meros de 8 y . bits.
H.
,.6.4.- Dor)ato+ d( dato+ nu)Brico+
$#isten varios esquemas para representaciones numricas que dependen del tipo de n0mero
que se va a manipular teniendo en cuenta la facilidad de manejo en operaciones, el rango y
la precisin de los n0meros. $sto puede influir en la complejidad de un programa y en la
velocidad del clculo.
$ntre ellos estn / enteros sin signo, signo y magnitud, complementos a -hs, complementos
a .hs y punto flotante.
,.6.4.1.- Ent(ro+ +in +i*no
$s la forma ms sencilla de representar un n0mero. 'a palabra representa directamente la
magnitud del n0mero% por lo tanto, el rango de n0meros a representar est dado desde E
"asta .
n
siendo n el n0mero de bits de la palabra. Por ejemplo, con M bits se tienen
representaciones de n0meros sin signo de E a .FF, con -H bits de E a HFF5F, etc. 'a
desventaja de sta notacin estriba en que no es posible reperesentar n0meros negativos o
fraccionarios y el rango est limitado por la longitud de la palabra.
,.6.4.$.- Si*no 0 )a*nitud
$n sta representacin el primer bit 1M!63 muestra el signo 1- negativo y E positivo3 y los
bis restantes representan la magnitud absoluta. ,"ora el rango de n0meros a representar
para una palabra de M bits es de -.I y para -H bits de 5.IHI % asimismo, el n0mero
cero tiene dos representaciones LE 1 E EEE EEEE3 y 2E 1 - EEE EEEE3. $sta notacin no es
muy utilizada debido a su complejidad para la realizacin de operaciones aritmticas. ,qu
la operacin de suma es sencilla/ se suman los bits de magnitud y el signo es el mismo del
resultado. !i los signos de los operandos son diferentes es necesario restar el n0mero de
mayor valor del menor y el signo del resultado es obtenido del mismo sentido del n0mero
de mayor magnitud.
,.6.4.,.- Co)pl()(nto a 1Q+ 0 a $Q+
4tra forma de representar los n0meros binarios con signo son los tipos de notaciones
denominadas complemento a -hs y complemento a .hs. $n notaciones con signo el primer
bit de la izquierda es tomado como el signo del n0mero que le sigue, siendo un OEP si es
positivo y O-P si es negativo.
$n el caso de n0meros positivos las dos notaciones son e#actamente iguales / comienzan
con un OEP y a continuacin la magnitud del n0mero dado.
H5
'os n0meros negativos en complemento a -hs son calculados a partir del n0mero positivo
, como / 1.
n
2-3 2 ,. &na forma sencilla de obtener el n0mero negativo es realizar el
complemento de cada bit del n0mero correspondiente positivo. <e esta forma, e#isten dos
representaciones diferentes para el n0mero E 1 LE como E EEEE y 2E como - ----3, lo cual
implica un problema en operaciones aritmticas.
$n complementos a .hs con una palabra de n bits, un n0mero 2, se representa como .
n
2 ,.
$n esta notacin con una palabra de M bits podemos representar n0meros entre 2-.M 1 -EEE
EEEE 3 y L-.I 1 E--- ---- 3 y el n0mero cero tiene una sola representacin EEEE EEEE y el
2- ser ---- ----. Para complemento a .hs los n0meros negativos son calculados como el
valor en complemento a -hs L -.
, continuacin se muestra el clculo de un n0mero negativo en 8 bits.
E3()plo ,.<.- =epresente en complemento a -is y en complemento a .is el n0mero
negativo fH.
(omplemento a -is &
.
n
-.EEEE
2- EEE-
22222222
E.----
menos LH E-E-
22222222
2H -E-E
(omplemento a .is /
.
n
-.EEEE
menos LH E-E-
22222222
2H -E--
$n la figura 5.-H se muestran las diferentes representaciones de n0meros con signo para los
decimales de L-F a 2-H.
=epresentemos n0meros positivos y negativos con signo de F bits /
LF J E. E-E- 2F J -.-E-E en notacin de complemento a -hs
2F J -.-E-- en notacin de complemento a .hs 1 ( .hs J ( -hs L -3.
'a ventaja de la notacin de complemento a .hs est en la facilidad de generar los n0meros
negativos a travs de compuertas inversoras y sumandole - y de manejar las operaciones
aritmticas de suma y resta simplemente con la operacin de suma / restar es sumar con el
n0mero complementado a .hs. 4tra ventaja es que el signo del resultado de la operacin se
calcula automticamente.
H8
D(ci)al
Con +i*no
Si*no 0
)a*nitud
Co)pl()(nto a
$Q+
Co)pl()(nto a
1Q+
L-F E.---- E.---- E.----
L-8 E.---E E.---E E.---E
L-5 E.--E- E.--E- E.--E-
L-. E.--EE E.--EE E.--EE
L-- E.-E-- E.-E-- E.-E--
L-E E.-E-E E.-E-E E.-E-E
LG E.-EE- E.-EE- E.-EE-
LM E.-EEE E.-EEE E.-EEE
LI E.E--- E.E--- E.E---
LH E.E--E E.E--E E.E--E
LF E.E-E- E.E-E- E.E-E-
L8 E.E-EE E.E-EE E.E-EE
L5 E.EE-- E.EE-- E.EE--
L. E.EE-E E.EE-E E.EE-E
L- E.EEE- E.EEE- E.EEE-
E E.EEEE E.EEEE E.EEEE
1-.EEEE3 1-.----3
2- -.EEE- -.---- -.---E
2. -.EE-E -.---E -.--E-
25 -.EE-- -.--E- -.--EE
28 -.E-EE -.--EE -.-E--
2F -.E-E- -.-E-- -.-E-E
2H -.E--E -.-E-E -.-EE-
2I -.E--- -.-EE- -.-EEE
2M -.-EEE -.-EEE -.E---
2G -.-EE- -.E--- -.E--E
2-E -.-E-E -.E--E -.E-E-
2-- -.-E-- -.E-E- -.E-EE
2-. -.--EE -.E-EE -.EE--
2-5 -.--E- -.EE-- -.EE-E
2-8 -.---E -.EE-E -.EEE-
2-F -.---- -.EEE- -.EEEE
2-H 2 -.EEEE 2
9igura 5.-H.2 =epresentacin de n0meros con signo.
=evisemos cuatro operaciones con signo bsicas en notacin de complemento a .hs/
HF
'a representacin de LF, 2F, LI y 2I sera/
LF J E. E-E- 2F J -.-E-- LI J E.E--- 2I J -.-EE-
LF E.E-E- LI E.E--- 2I -.-EE- 2I -.-EE-
LI E.E--- 2F -.-E-- LF E.E-E- 2F -.-E--
L-. E.--EE L. E.EE-E 2. -.---E 2-. -.E-EE
,l realizar todas estas operaciones en notacin de complemento a .hs los carrys se
desprecian y los resultados quedan con su signo directamente. =ecuerde que es necesario
complementar a .hs los n0meros negativos 1p.ej. 2., 2-.3 para saber a que n0mero
corresponden.
Miremos a"ora el siguiente ejemplo
E3()plo ,.:.- =ealice en complemento a .ls la suma de LFI con LIF y fFI con fIF
E - - E
222222222222222222 2222222222222222
FI E E-- -EE- 2FI - -EE E---
LIF E -EE -E-- L 2IF - E-- E-E-
2222 22222222222222 2222 22222222222222
-5. - EEE E-EE 2-5. - E --- --EE
se desprecia el carry
(omo puede verse en ambos casos el resultado de la operacin es incorrecto. Por qu A !e
"an sobrepasado los n0meros m#imos positivos y negativos que se pueden representar 1
-.I3. $sto es llamado overflow 1sobreflujo desbordamiento3
Day dos formas de detectar este overflow /
!i los dos operandos tienen igual signo y el signo del resultado es diferente, o si los carrys
del signo (sL- y del 0ltimo bit (s son diferentes. $n este 0ltimo caso el overflo) puede
e#presarse como (sL- (s . $l overflo) corre la coma a la izquierda.
,.6.4.4.- Punto @lotant( /
=epresentacin de informacin de magnitudes ms grandes y ms pequeBas que las dadas
por sistemas de punto fijo, modificando la manera de interpretacin.
$s necesario tener en cuenta / base del sistema, signo, magnitud y base de la mantisa y del
HH
(s (sL- (s (sL-
e#ponente. 'os n0meros en notacin cientfica tienen el siguiente formato/
1!igno3 Mantisa # 6ase
$>P4;$;:$

'a mantisa identifica los dgitos significativos de un n0mero. $l e#ponente determina la
localizacin del valor de un n0mero de punto flotante sobre la lnea de n0meros reales / !i
el e#ponente es E el valor es el de la mantisa, si el e#ponente es un n0mero grande y
positivo, el valor del n0mero en punto flotante es muy grande y , si el valor del e#ponente
es grande y negativo, el valor del n0mero en punto flotante es muy pequeBo.
&n n0mero en notacin de punto flotante se define como


A
B
.
con , y 6 dos n0meros
de punto fijo en complemento a .hs. 'a mantisa , permite defiir la resolucin del n0mero
de punto flotante que puede e#presarse y el e#ponente 6 define el rango de n0meros a
representar.
Punto fijo ! M -H bits
Punto flotante ,1M3 ! 61I3 -H bits
=esolucin de - en .
.5
equivalente a I dgitos decimales en rango de .
-.M
1-E
5M
3.
E3()plo ,.A.- <iseBe una unidad aritmtica que, mediante una entrada de seleccin !,
sume reste dos n0meros binarios de 8 bits con signo.
$l circuito es mostrado en la figura 5.-I.
:enga en cuenta que e#isten algunas representaciones de n0meros binarios mayores de G
1"asta -F3 en la unidad de visualizacin de I segmentos y los resultados de las operaciones
estn en complemento a .hs.
(ul va a ser el valor del carry de salida 1(43 en operaciones de suma y de resta A
?u ocurre si el valor de la suma de dos n0meros positivos o dos negativos e#cede la
m#ima representacin en 8 bits con signo A
HI
9igura 5.-I.2 !umador restador
$l <4LS 1:1 es una &nidad ,ritmtica y lgica 1,'&3 que realiza -H operaciones
aritmticas binarias sobre dos palabras de 8 bits.
,.<.- OTROS CIRCUITOS CO.INATORIOS/
4tra de las funciones propias de la compuerta $#24r, adicional a la mencionada
anteriormente como negador , es como circuito detector de paridad / su salida es O-P si "ay
un n0mero impar de entradas en O-P.
$l circuito <4LS $:8 es un generador de paridad de G bits que cuenta con dos salidas para
paridad par paridad impar.
$l circuito integrado <4LS $:4 es un multiplicador combinacional de estructuras de M#M.
,.:.- CIRCUITOS TRISTATE ! .USES/
Dasta a"ora se "an trabajado circuitos con dos estados lgicos/ el cero y el uno lgicos.
(uando se necesita conectar las salidas de los dispositivos a un mismo punto, se presenta
un grave problema/ debido a la configuracin de salida 1totem2pole3 de estos circuitos por
las corrientes que se manejan en cada caso 1entrando y saliendo en el caso de ::'3 e#isten
sobrecorrientes que daBan las etapas de salida.
'a solucin plantea un tercer estado o estado Oalta impedanciaP . $n este estado el
dispositivo se comporta como si no estuviera conectado fsicamente al sistema, lo cual
puede asimilarse como un suic"e a la salida de una compuerta convencional y con el suic"e
manejado por una seBal de control e#terna. $l smbolo y la tabla de verdad de
funcionamiento para un buffer tri2state se muestran en la figura 5.-M.
HM

(ontrol $ntrada !alida
- $ntrada Igual entrada
E > ,lta impedancia
$ste circuito es denominado buffer tri2
state.
9igura 5.-M.2 6uffer :ri2state.
$llo permite realizar cone#iones tipo 6&!, donde varios elementos se encuentran
alambrados al mismo punto pero debido a la caracterstica de los decodificadores se "abilita
uno y solo uno de ellos mientras los dems permanecen en estado de alta impedancia.
'os buses pueden ser implementados con multiple#ores y decodificadores
1demultiple#ores3 tal como se muestra en la figura 5.-G.

9igura 5.-G.2 6uses de datos con multiple#ores y decodificadores.
'os buses pueden ser implementados con circuitos buffer tri2!tate de la manera mostrada
en la figura 5..E, donde es indispensable seleccionar uno y solo uno de los buffer
conectados al bus.
HG

9igura 5..E.2 6us unidireccional con buffer tri2state
<e la misma forma se puede implementar un bus bidireccional con buffer tri2state tal como
el mostrado en el circuito I8'!.8F 1:ri2!tate 4ctal 6us :ransceiver3. 7er ::' <ataboo+.
!e describen a continuacin algunas caractersticas de funcionamiento ms importantes de
los circuitos integrados OtristateP de la serie I8 '! /
Circuito Caract(r+tica+
I8'!-.F 8 6uffers con salidas activas en bajo
I8'!-.H 8 6uffers con salidas activas en alto
I8'!.F- Multiple#or de - a M 1 I8'!-F-3 con salidas OtristateP.
I8'!.8F M :ransceptores de canal bidireccional OtristateP
,.A.- PROPUESTA DE DISENO DE UNA UNIDAD ARITETICA ! LOGICA.
&na unidad aritmtica y lgica 1,'&3 es un circuito combinacional que desarrolla
microoperaciones lgicas y aritmticas de dos operandos , y 6 de n bits. 'as operaciones
llevadas a cabo por la ,'& son controladas por un grupo de entradas de seleccin de
funcin.
!e debe diseBar una ,'& de 8 bits con 5 entradas de seleccin de funcin / modo M ,
entradas de seleccin !E y !-. 'a entrada M selecciona entre una operacin lgica 1MJE3 y
una aritmtica 1MJ-3. 'as funciones desarrolladas por la ,'& se muestran en la siguiente
tabla. (uando se est realizando una resta, asumiremos que el resultado es positivo 1 p. ej.
,d6 cuando se "ace ,263.
IE
F 8 L*ica
S1 S8 C8 DUNCION OPERACION
E E > , . 6 ,;<
E - > , L 6 4=
- E > , 6 >4=
- - > , S 6 ;>4=

F 1 Arit)Btica
S1 S8 C8 DUNCION OPERACION
E E E , :ransferencia de ,
E E - ,L- Incrementa , en -
E - E ,L6 !uma de , y 6
E - - ,L6L- Incrementa la suma de , y 6
- E E A B + !uma , con el complemento a -is de 6
- E - ,26 =esta , menos 6
- - E A B + !uma 6 con el complemento de -ls de ,
- - - 62, =esta 6 menos , 1 AL6L-3
&n diagrama en bloques del diseBo puede verse en la figura 5..-.
(on el fin de "acer el diseBo ms manejable se divide el problema en mdulos. $n lugar de
diseBar una ,'& de 8 bits como un solo circuito, se implementar primero una ,'& de -
bit 1bit2slice3 para con base en ella montar el circuito de 8 bits. $sta unidad tendra H
entradas y dos salidas, lo cual la "ara bastante tediosa para su diseBo por tablas. &na
alternativa est en separar esta unidad de - bit en dos mdulos/ uno lgico y uno aritmtico,
y realizar el diseBo de cada mdulo en forma independiente. 7er figura 5....
9igura 5..-.2 <iagrama en bloques de una ,'&
I-
(arry in
<ata , 15..E3
<ata 6 15..E3
8
8
!-
!E
M
!eleccin
8
(arry out
!alida !15..E3
,'&
8 bits
9igura 5....2 $squema modular de una ,'&
Para el mdulo aritmtico estudie el comportamiento de las entradas de un bit para cada
una de las operaciones. Puede utilizarse un circuito !umador completo 19ull ,dder3.
(uando se trabaja con complemento a .is para calcular ,26 62,, es posible que el bit de
carry sea generado dando un resultado errneo. Por ejemplo, si ,J--E- 1-53 y 6JEEEE 1E3 ,
,26J,L6iL- J --E- L ---- L- J - --E-, que es igual a .G en lugar de -5. $sto es porque
el bit de carry en --E- debera ser eliminado para dar/ --E-. !e puede prevenir este error
usando un circuito lgico que suministrar un E siempre y cuando las funciones ,26 62,
"an sido seleccionadas por 1!E,!-,M3, y de otra manera suministrar la salida de (arry 4ut
(o del 8m bit de la ,'&.
,.18.- DISPOSITIOOS LOGICOS PROGRAA.LES 7PLD9 /
!on circuitos integrados programables '!I, que poseen una estructura definida y permiten
su adecuacin a una aplicacin especfica.
$l ms conocido de estos circuitos es la memoria de solo lectura RO, que es bsicamente
una matriz de datos los cuales son accesados por filas 1uno a la vez3. 'as entradas n de la
memoria 1palabras3 son lneas de direccin usadas para escoger una fila de la matriz, la
cual una vez seleccionada muestra los datos correspondientes en los terminales de salida <
de b bits 1tamaBo de la palabra3.
!i "ay n lneas de direccin la memoria =4M tendr .
n
palabras y la memoria tendr una
capacidad total dada por / .
n
# b. 7er figura 5..5.
I.
!-
!E
(i
,i
(i
6i
(i
D
(
iL-
9i
&nidad
,ritmet
&nidad
'gica
-
E
Internamente la memoria =4M contiene un decodificador y un arreglo para el
almacenamiento de la informacin tal como se muestra en la figura 5..5.
9igura 5..5.2 Memoria =4M y su circuito interno.
9uncionalmente el arreglo de datos puede ser visto como un arreglo programable 4=.
$l tipo de =4M es determinado por la forma como los suic"es son programados 1puestos a
- o puestos a E3/
=4M de mscara programable/ $l suic"e es elaborado al mismo tiempo en que la =4M es
manufacturada. 1(one#in a travs de un alambre libre3.
=4M programada en campo 1P=4M3 / $l suic"e es realizado con un fusible el cual
inicialmente est cerrado ya que todos los fusibles estn intactos. Para abrir un suic"e el
fusible es quemado enviando una corriente mayor que la usual a travs de l. &na vez el
fusible est quemado, no puede ser reinstalado.
=4M borrable 1$P=4M3 / $l suic"e es realizado por una clse especial de fusible que puede
ser restaurado a su estado inicial cerrado mediante el uso de energa e#tra tal como la luz
ultravioleta. :odos los fusibles se resetean cuando esto es "ec"o.
=4M programable electricamente 1$P=4M3 / 'os fusibles son reseteados aplicando
corrientes mayores que las usuales. ,lgunas veces subsecciones de la =4M pueden ser
reseteados sin resetear todos los fusibles.
E3()plo ,.18.- <iseBar una unidad de memoria que posea las siguientes caractersticas/

&n microprocesador de .E bits de direcciones y M bits de datos 1tipo MEMM3 manejar 8
bancos de memoria =4M del tipo .I.FH, para direccionar los -.M +bytes ms altos de
direcciones. 7er figura 5..8.
I5
,
E
,
n2-
<irecciones
<atos
<
E
<
b2-
.
n
# b
,rreglo .
n
#b
,
E
,
-
,
n2-
<ecoder
<
E
<
-
<
b2-
:amaBo de palabra
9igura 5..8.2 <ecodificacin completa de memoria
Mapa de decodificacin de memoria /
A1A A1: A1< A16 A15 A14 ....... Ao Circuito Dir(ccion(+
- - - E E > > &- $EEEE D 2 $I999 D
- - - E - > > &. $MEEE D 2 $9999 D
- - - - E > > &5 9EEEE D 2 9I999 D
- - - - - > > &8 9MEEE D 2 99999 D
9igura 5..F.2 Mapa de decodificacin de memoria
Mapas de memoria /

I8
Dabilitacin !eleccin
5.[#M 5.[#M 5.[#M 5.[#M
4$ 4$ 4$ 4$
(!
(! (!
$n ^
E
^
-
, ^
.
6 ^
5
,
-I
,
-M
,
-G
,
E
,
E
,
E
,
E
,
E
,
-G
,
-8
,
-8
,
-8
,
-8
<
E
<
E
<
E
<
E
<
I
<
I
<
I
<
I
.I.FH .I.FH .I.FH .I.FH
(!
=<
<
E
<
I
,
-F
,
-H
Micro2
procesa
dor
<irec
<atos
9igura 5..H.2 Mapas de memoria.
IF
5.[
5.[
5.[
5.[
$I999 D
$MEEE D
$9999 D
9EEEE D
9I999 D
9MEEE D
99999 D
$EEEE D
-.M[
-.M[
-M
-.M[
99999 D
-9999 D
$MEEE D
$I999 D
E EEEEE D
Introduccin &
$n los circuitos lgicos combinatorios las salidas dependen 0nica y e#clusivamente del
estado presente de las entradas% por lo tanto, no son capaces de OrecordarP alg0n estado o
situacin anterior 1 no tienen memoria 3. ,quellos circuitos que tienen la capacidad de
memoria y pueden generar secuencias dependientes del tiempo controladas por el estado
actual y los anteriores son llamados circuitos secuenciales. $n el caso en que dic"as seBales
sean manejadas por el reloj 1cloc+3 se catalogarn como +incrnico+.
$n la lgica secuencial digital las variables de estado son valores binarios y con n variables
de estado binarios se tendran .
n
posibles estados conocidas como mquinas de estado
finitas 9!M donde los cambios usualmente son sincronizados con un sistema de reloj
1elemento maestro de temporizacin que activa los circuitos en alto o en bajo3.
$n este captulo se partir del anlisis de una memoria bsica, para llegar a conformar los
latc"s y posteriormente los flip2flops, describiendo de cada uno de ellos su comportamiento
mediante tablas de verdad y]o diagramas de estado.
4.1.- ALGUNAS DEDINICIONES /
$stado/ &na coleccin de variables de estado cuyos valores en cualquier tiempo contienen
toda la informacin acerca de los valores pasados necesarios para estimar el
comportamiento futuro.
7ariable de estado/ 7ariable cuyos valores lgicos definen un estado lgico de una
mquina. ,s, 5 variables de estado definen una secuencia de M estados posibles.
Perodo : / tiempo entre las transiciones en la misma direccin de una seBal 1tiempo de un
ciclo de la seBal3.
9recuencia / ;0mero de ciclos de una seBal cclica por segundo. !e puede definir en
funcin del perodo como el inverso del perodo :.
=eloj/ $vento peridico e#terno que determina cundo un circuito cambiar a un nuevo
estado.

6orde de reloj / :ransiciones de E a - 1borde de subida3 o de - a E 1borde de bajada3 de la
seBal de reloj .
IH
Captulo 4. - CIRCUITOS
SECUENCIALES
(iclo de trabajo 1<uty (ycle3 / Porcentaje del tiempo que el reloj est en un nivel de O-P
lgico.
$#isten dos tipos de lgica secuencial//
(ircuito secuencial realimentado donde compuertas con realimentacin forman elementos
de memoria 1latc" y 9lip2flop3 usados en las mquinas de estado.
Mquinas de estado sincronizadas por reloj donde se usan 9lip2flops con reloj com0n para
formar aplicaciones funciones lgicas 0tiles.
4.$.- EORIA .ASICA
$n los circuitos secuenciales la salida depende no solamente de la seBal de entrada sino del
estado anterior que tena la salida.
,nalicemos el siguiente circuito /
9ig 8.-.2 Memoria bsica
$l estado inicial de las entradas es E y, por lo tanto, la salida es E.
Miremos a"ora qu pasa al variar la entrada , con la siguiente secuencia /
2 !i , J E la salida ! JE.
2 !i , J - la salida es !J- 1las dos entradas son - confirmando la salida3
2 !i , J E la salida es !J-. $n este 0ltimo caso al llevar nuevamente la entrada , a E la
salida permanece en un -, ya que ese era su estado previo.
$l dispositivo que mantiene permanentemente un - lgico a su salida es denominado 'atc"
! 1!$: colocar a -3
$ste circuito es una memoria bsica / almacena una informacin en ! y al retirar la entrada
permanece la salida en el valor previo. Para cambiar el valor almacenado es necesario
inicializar el circuito.
4.,.- LATC;S
4.,.1.- Latc1 S-R
&na mejora en el anterior esquema se puede llevar a cabo, y es llamado 'atc" !2=.
II
$n un circuito latc" las seBales de entrada controlan el estado del dispositivo.
,nalicemos la figura 8.. /


9ig 8...2 'atc" !2= y su smbolo
'os estados de este dispositivo son controlados por dos seBales de entrada denominadas ! y
=. 'as salidas son ? y
.
donde
.
es el complemento de ?.
(uando las entradas son / !JE y =J- la salida ? del latc" es E 1=eset3
!J- y =JE la salida ? del latc" es - 1!et3
$n estos dos casos la salida no depende del estado anterior sino que es fijada a - E
denominadas funciones !et y =eset, respectivamente.
(uando las entradas son / !JE y =JE la salida ? del latc" permanece en el estado que se
encontraba anteriormente.

'a combinacin !J- y =J- no es permitida en el latc" !2=, ya que tratara de llevar las
seBales de salida a E simultneamente. $s importante analizar qu ocurre cuando estando
las seBales = y ! en - son llevadas simultneamente a E% las salidas quedaran oscilando
debido a que si inicialmente ? y su negado son E, al ir ! y = a E forzaran las salidas de las
compuertas a - y al realimentarse a las entradas cambiara la salida nuevamente a E. $ste
comportamiento oscilatorio es denominado condicin de carrera. <ebido a que los tiempos
de retardo de las compuertas no son iguales, uno de los valores de salida de las compuertas
es establecido antes del otro, parando las oscilaciones.
Mediante una tabla de verdad se puede definir su funcionamiento as /
S R Salida +i*ui(nt( E+tado
- E - !et
E - E =eset
E E Misma anterior Mantiene
- - ;o permitida Ilegal
$ste mismo dispositivo puede ser implementado con compuertas ;and, negando las
entradas ! y = . 7er figura 8.5.
IM
&na aplicacin interesante del latc" !2= realizado con ;and est en la eliminacin del
rebote 1ObounceP 3 que posee por naturaleza todo tipo de contactos. ,l cerrar o abrir
cualquier contacto ste no se cierra o se abre inmediatamente sino que queda rebotando un
tiempo del orden de decenas de milisegundos. $ste fenmeno es no deseable para circuitos
secuenciales ya que reconocera cada cambio 1paso de cerrado a abierto y viceversa3 como
una orden para realizarlo, "abiendo pulsado una tecla 0nicamente una vez.


9ig. 8.5.2 'atc" !2= implementado con compuertas ;and.
$n la figura 8.8.a se puede observar un circuito que produce pulsos en la salida ? al mover
alternativamente el pulsador de entrada y que, adicionalmente, elimina el efecto de rebote
de contactos mencionado anteriormente, siendo de gran utilidad en circuitos secuenciales
como generador de pulsos en forma manual.
&n circuito equivalente al especificado en la figura 8.8.a se puede realizar con compuertas
;4=. ,qu el punto central del suic"e es colocado a la fuente de alimentacin,
proporcionando a"ora un O-P lgico a las entradas ! y = para llevar la salida ? a los valores
de E y -. !e debe asegurar que cuando el suic"e no est conectado a un lado, la entrada del
latc" permanece estable en E, logrando esto 0ltimo a travs de resistencias conectadas a
tierra desde ! y =.
$n este caso, si se produce un rebote del contacto 1abre y cierra la cone#in3 la entrada del
latc" retorna a E, manteniendo la informacin de salida.
a3
b3
9ig. 8.8.2 Ceneradores de pulsos 1eliminacin de rebotes de contactos3 con ;and y ;or
IG
4.,.$.- Latc1 S-R con 1a'ilitacin
$n el latc" !2= estudiado si se quieren cambiar las entradas !=, de E- a -E, por ejemplo, se
debe pasar por los estados intermedios con la posibilidad de introducir la combinacin no
deseada. Para ello se va a adicionar una tercera seBal de entrada que va a servir como
sincronismo ya que se puede definir e#actamente el momento en el cual se desea "acer
efectivo el cambio.
$n el circuito de la figura 8.F se muestra sta tercera seBal de entrada denominada (, la
cual permite el paso no de la informacin de != o el negado de != para realizar los
cambios respectivos en las salidas ? y
.
.
9ig 8.F.2 'atc"s != con seBales de "abilitacin (.
(uando la entrada ( est en cero las seBales ! y = no tienen influencia sobre el latc" y
mantiene el estado ya que sus entradas permanecen en --. (uando la seBal ( pasa a -, los
valores que e#istan un instante antes producen el cambio respectivo en las salidas, pero
cualquier modificacin de las seBales de entrada afecta inmediatamente la salida.
$ste es un circuito manejado P4= ;I7$'/ mientras la seBal de "abilitacin est en - todos
los cambios que se produzcan a la entrada van a afectar la salida de acuerdo a la tabla
especificada% en E la salida mantiene su valor.
'a nueva tabla de verdad incluyendo la entrada ( sera/
S R C Salida +i*ui(nt(
> > E Misma anterior
E E - Misma anterior
E - - E
- E - -
- - - ;o permitida
E3()plo 4.1. <eterminar la forma de onda de la seBal de salida ? de un latc" != al aplicar
las seBales en ! y = mostradas/
ME
$s importante que los circuitos secuenciales tengan un control del estado inicial de sus
salidas ? y
.
. , cada una de las compuertas del latc" != se les adiciona una tercera
entrada que normalmente van a permanecer en el estado O-P , permitiendo el
funcionamiento normal del latc".

9igura 8.H.2 !eBales asincrnicas de Preset y (lear
,nalicemos el circuito de la figura 8.H. (uando la entrada marcada como ('$,= es
llevada a un OEP lgico, la salida ? es obligada a pasar al estado de OEP% la entrada debe
retornar nuevamente a O-P quedando "abilitado nuevamente el dispositivo. (uando la
entrada marcada como P=$!$: es llevada a un OEP lgico, la salida ? es obligada a pasar
al estado de O-P% la entrada debe retornar nuevamente a O-P quedando "abilitado
nuevamente el dispositivo.
$n resumen, las seBales de ('$,= y P=$!$: 1 pulso de O-P a OEP y retorno a O-P / tal
como se aprecia en la figura3 permiten llevar, asincrnicamente, la salida ? del circuito a
OEP y O-P , respectivamente. $stas dos seBales operan independientemente del reloj.
Nota / ;unca use las entradas asincrnicas para funciones lgicas, 0nicamente para
inicializacin del sistema a un estado conocido.
4.,.,.- Latc1 D con 1a'ilitacin &
$ste tipo de latc" posee una sola entrada < 1O<ataP3 en lugar de ! y = . $sto reduce la tabla
de funcionamiento a 0nicamente dos opciones tal como se muestra en la figura 8.I,
M-
evitando el problema que se presenta en los latc" != al tener las entradas ! J- y = J-. $l
circuito del latc" < con seBal de "abilitacin ( es mostrado en la figura 8.I
D C Salida +i*ui(nt(
> E Misma anterior
E - E
- - -
9ig. 8.I.2'atc" < con "abilitacin.
E3()plo 4.$. <eterminar la forma de onda de la seBal de salida de un latc" < para la seBal
< mostrada en la figura
Para resumir el funcionamiento de estos circuitos 1'atc" != y 'atc" <3 vamos a definir
para cada uno de ellos la tabla de e#citacin, diagrama de estados y ecuacin caracterstica.
'a ta'la d( (-citacin permite visualizar el estado presente y el estado siguiente de
acuerdo a las entradas del circuito.
$l dia*ra)a d( (+tado es una representacin grfica del comportamiento del circuito. 'os
crculos representan las configuraciones 0nicas o estados del circuito y los arcos las
combinaciones de las entradas que causan una transicin de un estado a otro. 'a condicin
de Ono importaP es mostrada con una d.
'a (cuacin caract(r+tica del circuito muestra el funcionamiento del circuito a travs de
una ecuacin booleana del estado siguiente 1 ?K3 en funcin del estado anterior ? y las
entradas. $sta puede deducirse a travs de un mapa de [arnaug" teniendo como entradas el
valor presente ? y las entradas del circuito.
'as figuras 8.M, 8.G y 8.-E muestran las tablas de e#citacin, diagrama de estados y
ecuacin caracterstica de los latc" !=, != con "abilitacin y < con "abilitacin,
respectivamente.
M.
Latc1 S R &
Ta'la d( (-citacin &
Entrada+ E+tado
Pr(+(nt(
E+tado
+i*ui(nt(
S R # #R
8 8 8 8
8 8 1 1
8 1 8 8
8 1 1 8
1 8 8 1
1 8 1 1
1 1 8 "
1 1 1 "
Dia*ra)a d( (+tado+ &
E -
!=
-E
E-
Ed dE
Ecuacin caract(r+tica &
. S R . K . = +
9igura 8.M.2 $l latc" !=
Latc1 SR con 1a'ilitacin
Ta'la d( (-citacin &
Con
trol
E-citacin E+tado
pr(+(nt(
E+tado
+i*ui(nt(
C S R # #R
8 " " 8 8
8 " " 1 1
1 8 8 8 8
1 8 8 1 1
1 8 1 8 8
1 8 1 1 8
1 1 8 8 1
1 1 8 1 1
1 1 1 8 "
1 1 1 1 "
Dia*ra)a d( (+tado+ &
E -
(!=
--E
-E-
Edd
-Ed
Edd
-dE
Ecuacin caract(r+tica &
. S # R . # . K . . . = + +
9igura 8.G.2 $l latc" != con "abilitacin
Latc1 D con 1a'ilitacin &
Ta'la d( (-citacin &
M5
;a'ili-
tacion
Dato E+tado
pr(+(nt(
E+tado
+i*ui(nt(
C D # #R
8 " 8 8
8 " 1 1
1 8 8 8
1 8 1 8
1 1 8 1
1 1 1 1
Dia*ra)a d( (+tado+ &
E -
(<
--
-E
Ed
-E
Ed
--
Ecuacin caract(r+tica &
. " # # . K . . = +
9igura 8.-E.2 $l latc" < con "abilitacin
4.4.- DLIP - DLOPS
$ste dispositivo cambia de estado 0nicamente cuando un borde de la seBal de reloj es
aplicada. $l latc" es un circuito tpicamente asincrnico y por lo tanto su operacin no
puede ser sincronizada con otros dispositivos. !i controlamos estos elementos mediante una
seBal de reloj tenemos un flip2flop. $l reloj provee dos ventajas bsicas/ remueve los
"azards in"erentes en los flip flop Z[ y :, ya que todas las entradas seran fijadas por el
momento en que llega el reloj, y 0nicamente una transicin es posible para cada borde de
reloj% y permite diseBar sistemas sincrnicos donde todas las seBales son coordinadas con
otras seBales 1reguladas por el reloj3.
$l latc" con "abilitacin ve los datos de entrada mientras el ( est activo y los ignora el
resto. $s fcil diseBar circuitos que generen el enganc"e del dato de entrada si la ventana de
muestreo es pequeBa cuando el latc" est viendo las entradas de los datos 1flip2flop3. 'as
entradas de reloj dinmicas y los latc"es que las usan reducen la ventana a un tiempo muy
pequeBo alrededor del borde del reloj. Day dos tipos de entradas de reloj dinmicas /
disparadas por flanco positivo o negativo y master2slave el cual difiere del anterior en que
tiene un comportamiento especial llamado Ooneis catc"ingP que ser definido ms adelante.
4.4.1.- Dlip-@lop CE
&na de las formas de eliminar la combinacin no permitida para el latc" != , es realimentar
las seBales de ? y
.
tal como se muestra en la figura 8.--.
M8
:eniendo ZJ[J- y ?JE, las entradas al latc"
sern !J- y =JE, con lo cual la nueva salida
es ?J- 1salida complementaria3. $n el caso
de que la entrada ? inicialmente fuera -, al
tener ZJ[J- la nueva salida de ? sera E.
Por lo tanto, a"ora si las entradas Z y [ son -
1no permitidas para el latc" !=3 la salida del
circuito es complementada. .
9igura 8.--.2 $l latc" Z[
$l latc" mostrado anteriormente seguir cambiando sus salidas 1OtoggleP3 indefinidamente
"asta tanto no sean removidos los valores de ZJ- y [J-. 'as seBales Z y [ no deben ser
mantenidas en alto por un tiempo mayor que el de retardo de propagacin del latc". $#isten
condiciones de carrera potenciales si Z y [ son cero y son removidas e#actamente al mismo
tiempo.
'a solucin a este problema es construir un elemento de memoria en dos etapas
denominado Master2!lave.
'a tabla de verdad del funcionamiento del circuito es mostrada a continuacin.
C E #R Duncin
E E ? Mantiene
E - E =eset
- E - !et
- -
.
:oggle
4.4.$.- Dlip-@lop CE S 7a+t(r-Sla=(9
$l 9lip2flop Z[ M! es manejado por el borde negativo de la seBal de reloj tal como se
muestra en la figura 8.-.. ,l pasar la seBal del reloj de E a - las entradas ! y = son
aceptadas por el primer latc" 1Master3 y generan en su salida las seBales de P y su negado.
$sta salida es recibida por el segundo latc" 1slave3 y cambia la salida del dispositivo con el
borde de bajada. 'a seBal de salida es realimentada a la primera etapa, pero la seBal del
reloj "a sido removida garantizando que las salidas no pueden cambiar cclicamente de uno
a cero y cero a uno nuevamente. $n conclusin, este flip2flop Z[ M! muestrea las entradas
cuando el reloj est en alto y genera las salidas correspondientes justo despus de que el
reloj va a bajo.
MF

9ig.8.-..2 99 Z[ M!
'a tabla de e#citacin y diagramas de estados son mostrados en la figura 8.-5
C E CE #R
> > E ?
E E ?
- E -
E - E
- -
.
4tra forma de presentar esta informacin,
plantea qu valor deben tomar las entradas Z
y [ si partiendo del estado dado por ? se
quiere llegar a ?K1despus de un borde de
reloj3 /

# #R C E
E E E >
E - - >
- E > -
- - > E
Dia*ra)a d( (+tado+ /
E -
Z[
-d
d-
Ed dE
Ecuacin caract(r+tica &
. / . 0 . K . . = +
9igura 8.-5.2 $l flip2flop Z[ Master !lave
&na propiedad de los flip2flop M! es llamada Oones catc"ingP / !i una entrada est en un
valor de - en cualquier momento durante un perodo de reloj, ser tomada como un uno
para calcular la salida 1Ozeros catc"ingP en el caso de que los latc"s sean construdos con
compuertas nand3.
4.4.,.- Dlip-@lop+ di+parado+ por @lanco/
MH
&na forma de eliminar el problema mencionado anteriormente para los flip2flop Z[ M! es
construir circuitos que muestreen la seBal de entrada 0nicamente durante los flancos del
reloj 1subida o bajada3 y no mientras est en -.
'a figura 8.-8 muestra un flip2flop < disparado por flanco negativo. 'a siguiente tabla
describe el funcionamiento del flip2flop <, la cual contempla tres casos/ cuando el reloj est
en -, cuando el reloj est en E y, finalmente, cuando el reloj est en cero y < cambia.


R(lo3 Entrada D Punto 1 Punto $ Punto , Punto 4
- constante < E E "
E constante < " < "
E varia < " < E
9igura 8.-8.2 9lip2flop < disparado por flanco negativo.
&na forma de presentar la informacin de la tabla de transicin plantea qu valor debe
tomar la entrada < si partiendo del estado dado por ? se quiere llegar a ?K1despus de un
borde de reloj3 tal como se muestra en la figura 8.-F.

Ta'la d( tran+icin/
Dato R(lo3 #R
E E
- -
MI
> E ?
> - ?

# #R D
E E E
E - -
- E E
- - -
9igura 8.-F.2 :ablas de transicin para el flip2flop <
$l diagrama de estados y la ecuacin caracterstica son mostradas en la figura 8.-H
Dia*ra)a d( (+tado+/
E -
<
-
E
E -
S)'olo /

Ecuacin caract(r+tica &
. " K =
9igura 8.-H.2 <iagrama de estados y ecuacin del flip2flop <.
$ste 99 < disparado por flanco analizado tiene disparo por borde negativo de un pulso de
reloj.
4.4.4.- DLIP-DLOP T 7To**l(9&
&na variacin del 9lip2flop Z[ M! es el 9lip2flop : 1toggle3. Posee un sola entrada : que
mantiene la salida ? si es E, y en el caso de que : valga - la salida toma el valor negado de
la salida ? anterior. 7er figura 8.-I.
T R(lo3 #R
E ?
-
.
Ecuacin caract(r+tica&
. 1 . 1 . K . . = +
9igura 8.-I.2 $l flip2flop :
4.5.- CONSIDERACIONES DE TIEPOS EN DLIP-DLOPS
MM
:
([
?
.
$s necesario recordar algunas condiciones que el diseBador debe tener en cuenta / el anc"o
de los pulsos de "abilitacin del reloj debe ser suficiente para que los cambios de estado se
lleven a cabo y no cambien las entradas dentro de los ti()po+ d( actualiJacin 7+(tup9 0
)ant(ni)i(nto 71old9. $sto es, se define una ventana de tiempo con dos restricciones/ tsu
antes del evento y t" despus del evento. !i las entradas no cambian dentro de la ventana el
estado ser actualizado de manera correcta.
'os tiempos mencionados pueden definirse
como sigue y son mostrados en la figura
8.-M/
tsu 1tiempo de actualizacin3/ Intervalo de
tiempo mnimo anterior al evento durante el
cual la entrada debe ser estable para ser
reconocida vlidamente.
t" 1tiempo de mantenimiento3/ Intervalo de
tiempo mnimo despus del flanco del
evento durante el cual la entrada debe ser
estable para ser reconocida vlidamente. 9igura 8.-M.2 :iempo de OsetupP y
O"oldP
4.6.- CIRCUITOS E#UIOALENTES DE DLIP-DLOPS
!e muestran a continuacin en las figuras 8.-G, 8..E, 8..- y 8... las equivalencias entre los
diferentes tipos de flip2flop analizados. Ceneralmente, al flip2flop Z[ se le denomina 9lip2
flop &niversal ya que cualquiera de los otros puede ser diseBado con base en Z2[.
9ig.8.-G.29lip2flop Z[ usando 9lip2flop <.
9ig. 8..E.2 9lip2flop < usando 9lip2flop Z[
MG
$ntrada
tsu t"
=eloj
7entana de muestreo
9ig. 8..-.2 9lip2flop : usando 9lip2flop Z[.



9ig. 8....2 9lip2flop : usando 9lip2flop < sin enable y con enable.
4.<.- CIRCUITOS INTEGRADOS TTL DLIP-DLOP ! LATC;S
$#isten circuitos integrados digitales ::' tpicos de 9lip2flop, tales como/
I8'! I5, que contiene dos flip2flop Z[ M! y una entrada de (lear cada uno y el I8
'! I5 , el cual es disparado por flanco negativo.
I8'! I8, que contiene dos flip2flop < disparados por flanco positivo.
I8'! -EG contiene dos flip2flop Z[ M! con entrada de Preset.
I8'! IH dos flip2flops Z[ disparados por flanco con preset.
I8'! IF compuesto por 8 latc"s tipo < con dos "abilitaciones activas en alto
compartida por . latc"es.
4.:.- RESUEN
Dasta aqu se "an analizado dos tipos de circuitos /
Sincrnico+&
(ircuitos sincrnizados por el reloj en los cuales todos los componentes son manejados por
una seBal com0n denominada reloj. $l circuito cambia de estado 0nicamente en relacin
con el reloj al permitir cundo tomar en cuenta las entradas y "acer los respectivos cambios
en la salida.
'as entradas sincrnicas son activas solamente mientras el borde del reloj o nivel es active%
en cualquier otro tiempo, los cambios de estas entradas no son tenidas en cuenta por el
elemento de memoria.
GE
A+incrnico+ &
$s aquel en el cual las entradas, los estados y las salidas pueden ser muestreadas y
cambiadas independientemente de la seBal de referencia del reloj. !on entradas asincrnicas
el Preset y el (lear, el oprimir un botn para realizar un reset a un circuito sincrnico.
$ntradas asincrnicas tienen efecto inmediatamente y son independientes del reloj.
'a mejor manera de tratar las seBales asincrnicas 1p. ej. un pulsador3 es sincronizarla con
el sistema del reloj a travs de 9lip29lops <.
Parmetros de tiempo / las entradas no deben cambiar mientras estn siendo muestreadas
por el reloj.
, continuacin se presenta un resumen de las ecuaciones caractersticas de los circuitos
analizados "asta a"ora /
'atc" !=
. S R . K . = +
'atc" != con "abilitacin
. S # R . # . K . . . = + +
'atc" < con "abilitacin
. " # # . K . . = +
9lip29lop <
. " K =
9lip29lop Z[ M!
. / . 0 . K . . = +
9lip29lop :
. 1 . 1 . K . . = +
E3()plo 4.,.-<eterminar las seBales de salida ? de un latc" < y un flip2flop < para la
seBal de entrada < mostrada.
4.A.- EL TEPORILADOR 555 &
$l temporizador FFF es un componente integrado muy 0til en el diseBo digital. Puede
trabajar como temporizador monostable y como oscilador astable.
4.A.1.- El 555 co)o )ono+ta'l(
&n circuito monostable genera una seBal que permanece en - lgico por un tiempo
determinado. $n el caso del FFF, al introducir un pulso por la entrada de disparo 1trigger3,
la salida ? que inicialmente est en E pasa a - durante un tiempo determinado por los
G-
valores de la resistencia =a y el condensador (a, al cabo del cual la seBal de salida vuelve
nuevamente a E. 'a configuracin del FFF como monostable es mostrada en la figura 8..5.

9ig.8..5.2 $l FFF como monostable
$l tiempo de duracin del monostable puede programarse colocando los valores de
resistencia =a y condensador (a de acuerdo a la siguiente relacin /
:1seg3 J -.-.=a.(a
a travs de la grfica mostrada en los manual 'inear <ataboo+ donde el eje "orizontal,
dado en segundos, 1tiempo del monostable3 es funcin del valor del condensador 1eje
vertical3 y la resistencia 1rectas graficadas3.
4.A.$.- ono+ta'l(+ r(di+para'l(+ 0 no r(di+para'l(+
$n un monostable no redisparable, una vez arranca su temporizacin, la salida genera
0nicamente un tiempo programado y el circuito no tiene en cuenta seBales de disparo
efectuadas dentro del anc"o del pulso de salida, tal como se muestra en la figura 8..8.
$n un monostable redisparable si el circuito es disparado dentro de su tiempo programado,
cada pulso generar un nuevo tiempo "aciendo que el anc"o del pulso de salida se amplie
tal como lo muestra la figura 8..8.
$#isten circuitos integrados ::' que tienen estas dos funciones/ el I8 -.- es un
monostable no redisparable el cual tiene entradas adicionales de disparo y a travs de
cone#iones e#ternas de una resistencia y un condensador permiten obtener tiempos
programados. 'os circuitos integrados I8-.. y I8-.5 son monostables redisparables que
poseen seBal de borrado 1OclearP3 y diferentes formas de activacin del disparo.
G.
9ig. 8..8.2 Monostables redisparables y no redisparables
Para mayor informacin acerca de estos circuitos integrados consulte el manual ::'
<ataboo+.
4.A.,.- EL 555 co)o a+ta'l(
(omo astable el FFF puede suministrar un tren de pulsos de frecuencia programable con
ciclo de trabajo 1duty cycle3 variable a travs de las resistencias =a, =b y el condensador
(a. $l diagrama del circuito es mostrado en la figura 8..F

9ig. 8..F.2 $l FFF como astable
'a frecuencia de oscilacin del circuito puede calcularse a partir de las siguientes frmulas
o a travs del grfico mostrado en la figura 8..H.
:iempo en alto #a Rb Ra t
2
3. .1 HG5 , E + =
:iempo en bajo #a Rb t
L
3. .1 HG5 , E =
$l perodo de la seBal es / #a Rb Ra t t 1
L 2
3. . .1 HG5 , E + = + =
^ por lo tanto la frecuencia est dada por /
#a Rb Ra
f
3. . 1
88 , -
+
=
G5
9ig 8..H.2 Crfica para el clculo de la frecuencia de oscilacin
G8
-EE
-E
-,E
E,-
E, E-
E,EE-
E,- -,E -E -EE -[ -E[ -EE[
9recuencia1Dz3
(1u93
,J-[
6J-E[
(J-EE[
<J-M
$J-E M
Introduccin
$n este captulo e#aminaremos algunas aplicaciones tpicas de los circuitos secuenciales /
registros y contadores. $stos estn conformados bsicamente por flip2flops < y Z[.
'os registros son unidades de almacenamiento que permiten ser ledos o se puede escribir
en ellos. 'os registros de desplazamiento permiten mover el contenido de cada celda de
almacenamiento a travs de l mismo 1derec"a o izquierda3.
'os contadores permiten que estos registros sigan una secuencia predefinida dando lugar a
conteos binarios o 6(< en forma ascendente o descendente.

$l diagrama de tiempos es una "erramienta muy 0til en el anlisis de circuitos secuenciales,
ya que muestra el comportamiento de los circuitos en un espacio de tiempo donde las
entradas realizan cambios importantes.
,lgunos circuitos integrados tpicos ::' de contadores y registros son estudiados
revisando sus principales caractersticas, modos de operacin y aplicaciones.
5.1.- APLICACIONES DE DLIP-DLOPS
$l circuito mostrado en la figura F.- trabaja como divisor de frecuencia por ., tal como se
puede ver en el diagrama de tiempos.
9ig. F.-.2 <ivisor de frecuencia entre . y su diagrama de tiempos
Muc"os sistemas requieren un sistema de reloj de doble fase para alimentar las seBales de
GF
Captulo 5. - REGISTROS !
CONTADORES
reloj de algunos dispositivos microprocesadores. 7ea la figura F...
9ig. F...2 =eloj generador de dos fases y su diagrama de tiempos
&na variedad de circuitos de disparo 1one2s"ot3 se puede generar mediante el uso de flip2
flop, tal como se aprecia en la figura F.5, donde el tiempo del pulso es generado debido a
los retrasos de los circuitos inversores.
9ig. F.5.2 (ircuito de disparo monostable 1one2s"ot3
5.$.- CONTADORES
'a mayor aplicacin de los 9lip2flops se encuentra en los circuitos contadores. ,
continuacin se analizan algunos de ellos /
5.$.1.-Contador(+ d( riJado &
:eniendo como base el circuito analizado anteriormente denominado <ivisor de frecuencia
por ., se pueden conectar 8 de esos mdulos para formar un contador asncrnico 1seBal de
reloj no es com0n a todos los flip2flops3 binario de 8 bits, donde se tienen divisiones de
frecuencia sucesivas por . en cada etapa 1por ., 8, M y -H3 dando lugar a conteos de E a -F
en forma cclica. $ste contador est limitado por su velocidad de operacin. 'a figura F.8
muestra un contador ascendente de 8 bits y su correspondiente diagrama de tiempos.
GH

9ig. F.8.2 (ontador ascendente de 8 bits y diagrama de tiempos.
!i a"ora conectamos la salida negada del flip2flop a la entrada de reloj de la siguiente etapa
construmos un contador descendente binario de 8 bits. 7ea la figura F.F y deduzca su
diagrama de tiempos.

9ig. F.F.2 (ontador descendente de 8 bits.
Para tener divisiones entre cualquier entero, diferente de .
n
1.,8,M,-H3 y, por lo tanto,
conteos desde E "asta 1.
n
2-3 se utilizan un n0mero de etapas divisoras entre ., tal que se
use la siguiente potencia superior de . 1p.ej., contador divisor decimal debe usar 8 flip2
flops3 y conectando las salidas de los flip2flop que son - para el m#imo conteo a una
compuerta que ir a efectuar una operacin de borrado, tal como se muestra en la figura
F.H 1contador divisor entre -.3.

GI
9ig. F.H.2 (ontador divisor entre -.
5.$.$.- Contador(+ +incrnico+ &
$l contador sincrnico elimina los retrasos acumulativos presentados por los contadores de
rizado. :odos los flip2flops tienen la misma seBal de reloj.
$n las figuras F.I y F.M se muestran un contador sincrnico de 8 bits y uno 6(<. =ealice el
diagrama de tiempos 1-I y -- pulsos de reloj, respectivamente3 para las seBales de ?a, ?b,
?c y ?d, teniendo en cuenta que en este tipo de circuitos el reloj entra al mismo tiempo
para todos los flip2flops y, por lo tanto, en el anlisis se debe especificar el valor de cada
entrada del flip2flop Z2[ Oun instante antes de que caiga el pulso del relojP.

9ig. F.I.2(ontador sincrnico de 8 bits.

9ig. F.M .2 (ontador sincrnico 6(<.
5.,.- CIRCUITOS INTEGRADOS TTL CONTADORES
(omercialmente se encuentran contadores tipo rizado, sincrnicos, ascendentes,
descendentes y programables. !e describen a continuacin algunas de las caractersticas
tcnicas y aplicaciones ms importantes /
5.,.1.-Contador +incrnico d( 4 'it+ <4LS 161 0 <4LS 16, &
GM
(ontadores binarios de 8 bits. <ebido a las cone#iones internas 1reloj sincrnico3 de los
flip2flops y al circuito que conforma su salida (arry 4utput elimina los Ospi+esP al realizar
el conteo 1comportamiento propio de contadores asincrnicos 2ripple cloc+23.
$n el I8'! -H5 todas las funciones son sincrnicas /
'a funcin de carga coloca las salidas del contador en los valores puestos en las entradas ,,
6, ( y < al colocar un bajo nivel en la seBal de entrada 'oad y esperar el pr#imo pulso de
reloj.

'a funcin de borrado 1(lear3 para el I8 '! -H5 es sincrnica % un bajo nivel en esta
entrada coloca todas las salidas del contador a E, despus de que sea aplicado un pulso de
reloj, independiente de las seBales de $nable.
'as entradas de $nable P y : 1"abilitacin del conteo3 deben ser altas para que el
dispositivo inicie el conteo.
$l comportamiento del circuito I8'! -H- es similar al del I8'! -H5. 'a 0nica diferencia es
que la funcin de borrado 1(lear3 para el I8 '! -H- es asincrnica % un bajo nivel en esta
entrada coloca todas las salidas del contador a E, independiente de la seBal del reloj (loc+,
$nable y 'oad. $n la figura F.G se muestra el comportamiento de ste circuito a travs de su
diagrama de tiempos.
GG
9ig F.G.2 <iagrama de tiempos del contador I8'!-H5
7eamos a"ora algunas aplicaciones del contador sincrnico I8'!-H5/
Con(-in (n ca+cada /
(on el fin de tener conteos superiores a G se pueden conectar contadores como el I8 '!
-H5 en cascada tal como se muestra en la figura F.-E. (uando el contador del dgito menos
significativo llega a -F 1----3, la salida de =(4 1ripple carry output3 es llevada a -,
"abilitando la siguiente etapa logrando que el contador se incremente en una unidad,
despus de lo cual la seBal retorna a E, bloquandolo de nuevo "asta el pr#imo valor
m#imo que se produzca 1-F3.
-EE

9ig. F.-E.2 (ontador en cascada utilizando el I8'!-H5.
Contador d( 81117<9 a 11117159 /
!uponga que se necesita un contador que tenga la secuencia E--- a ---- y se repita. Para
ello aprovec"amos la seBal de =(4 y a travs de una compuerta inversora la conectamos a
la seBal de entrada de 'oad, tal como se muestra en la figura F.--.

9ig. F2 --.2 (ontador de I a -F utilizando el I8'!-H5
,l reinicializar este circuito 1=eset3 las salidas ?a, ?b, ?c y ?d van a cero y el valor de
E--- es alcanzado I ciclos de reloj despus del cual entra en la secuencia mencionada.
Contador d( 8888 789 a 1181 71,9 &
!i lo que deseamos es que el contador arranque en EEEE y vaya "asta --E-, la seBal de
(lear ser activada por la compuerta ,nd de las seBales ?a, ?b, ?c y ?d, con el fin de
suministrar un E lgico cuando el contador alcance el n0mero --E-. 7er la figura F.-..
$l pr#imo pulso del reloj llevar efectivamente el reloj a EEEE.
-E-

9ig. F.-..2 (ontador de E a -5 utilizando el I8'!-H5.
5.,.$.- Contador +incrnico .CD <4LS 168 0 <4 LS16$
$stos dos circuitos integrados tienen la misma distribucin de pines y comportamiento que
el I8'! -H- y I8'! -H5, teniendo como diferencia 0nicamente que realiza conteos 6(<
1 de E a G3.
5.,.,.- Contador d( d(cada <4A8 M Contador di=i+or por 1$& <4A$ M Contador 'inario
<4A, &
$stos tres circuitos integrados estn conformados por cuatro flip2flops maestro2esclavo
interconectados internamente en dos etapas para proporcionar un contador divisor entre .
en la primera y un contador divisor entre F, H y M, respectivamente. 'a salida del flip2flop
, no est conectada internamente. 'os tres estn provistos de lneas para in"ibir las
entradas de conteo y para regresar todas las salidas a OEP lgico, al n0mero G en el caso
del circuito integrado I8'!GE. <eduzca el funcionamiento de estas entradas de las tablas de
verdad mostradas en el manual de circuitos integrados ::' de Intel.
Modos de conteo 17er tablas de verdad 2 Manual ::'3 /
<4LSA8 <4LSA$ <4LSA,
(onectando e#ternamente
?a a I; 6 trabaja como
contador de decada
16(<3.
$ntrada de pulsos / I; ,
(onectando e#ternamente
?a a I; 6( trabaja como
divisor entre -..
$ntrada de pulsos / I; ,.
<ivisiones entre ., H y -.
en ?a, ?c y ?d.
(onectando e#ternamente
?a a I; 6 trabaja como
contador tipo rizado de 8
bits.
$ntrada de pulsos / I; ,
<ivisiones entre ., 8, M y -H
en ?a, ?b, ?c y ?d.
(onectando e#ternamente
?d a I; , se provee una
divisin simtrica por -E.
$ntrada de pulsos / I; 6.
(ontador divisor entre H.
$ntrada de pulsos/ I; 6(
<ivisiones por 5 y H en ?c
y ?d.
(ontador tipo rizado de 5
bits.
$ntrada de pulsos / I; 6
<ivisiones por ., 8 y M en
?b, ?c y ?d.
-E.
<ivisor entre . en ?a.
<ivisor entre F en ?b,?c y
?d con entrada en I; 6.
(onectando e#ternamente
?d a I; , trabaja como
divisor entre -..
$ntrada de pulsos / I; 6(
<ivisiones entre 5, H y -.
en ?c, ?d y ?a.
5.,.4.- Contador +incrnico a+c(nd(nt( 0 d(+c(nd(nt( .CD <4LS1A8 0 d( 4 'it+ <4LS
1A1
$stos circuitos permiten el conteo programado "acia arriba o "acia abajo de E a G en el caso
del I8'!-GE y de E a -F en el I8'!-G-. $l comportamiento del circuito es descrito
mediante un diagrama de tiempos 1ver especificaciones del circuito3.
'os cambios de estado se realizan en la transicin de OEP lgico a O-P lgico de la seBal de
entrada del reloj% la direccin del conteo es determinada por la entrada de control &p]<o)n
1,rriba JE % ,bajo J -3% la seBal de $nable permite que el contador sea bloqueado
in"ibido aunque la seBal de reloj est presente 1E "abilita el contador3.

,dems de la funcin de contador 16(< de 8 bits3 estos circuitos integrados permiten
que datos presentes en las entradas ,,6,( y < sean cargados cuando la seBal de 'oad
1(arga3 se encuentra en E lgico 1funcin de carga paralelo3. 'as seBales de (lear y 'oad
son asincrnicas, esto es, independientes del reloj y del estado del contador. $stn provistos
de dos salidas / Ma#]Min J- si el contador est en G -F 16(< I8'!-GE binario de 8
bits I8'!-G-3 en conteo ascendente en E si el conteo es descendente% =ipple (loc+JE si
el $nable es E, ma#]min es - y el reloj est en cero.
$stos contadores pueden conectarse en cascada de tres maneras /
-.2 (omo contador sincrnico interno pero entre etapas como contador tipo rizado, donde la
seBal de salida =ipple (loc+ sirve como entrada de reloj de la siguiente etapa. 7ea la figura
F.-5.
9ig. F.-5.2 (ontador I8'!-GE sincrnico.
..2 (omo contador sincrnico donde la seBal de reloj es la misma para todos ellos y la
salida de =ipple (loc+ maneja directamente la seBal de $nable del siguiente. 7ea la figura
-E5
F.-8.
9ig. F.-8.2 (ontador I8'!-GE sincrnico 1carga tipo rizado3.
5.2 (omo contador sincrnico con carga paralelo. 7ea la figura F.-F.
9ig. F.-F.2 (ontador sincrnico con carga tipo rizado.
:ambin pueden trabajar como divisores programables de frecuencia / prefijando un
n0mero en las entradas ,, 6, ( y < e interconectando la salida de =ipple (loc+ a la entrada
de 'oad se logra la divisin llevando el conteo a su m#imo mnimo. $n la figura F.-H se
muestra un contador divisor programable de frecuencia y los diagramas de tiempo
correspondientes para en el caso de conteo ascendente descendente.

-E8
(onteo "acia arriba /
%sal
%ent
=
I

(onteo "acia abajo /
%sal
%ent
=
M

9ig. F.-H.2 (ontador divisor entre ; usando el I8 '! -GE]-G- y diagrama de tiempos.
$n resumen, como divisor programable de frecuencia puede trabajar as /
Para conteo ascendente /
%sal
%ent
!
=
para - -F ! 1; / entradas ,6(<3.
Para conteo descendente /
) (
%sal
%ent
!
=
-F
para - -8 ! 1; / entradas ,6(<3.
5.,.5.- Contador(+ +incrnico+ arri'aMa'a3o <4LS1A$ 0 <4LS1A, &
(ontadores sincrnicos 6(< y binario de 8 bits, respectivamente. 'a seBal de reloj activa
el circuito en el borde de subida. Para programar el tipo de conteo la entrada de reloj no
usada debe ser conectada a un O-P lgico y los pulsos de conteo correspondientes a ([&P
([<4*; seg0n sea el caso.
,mbos contadores poseen dos entradas asincrnicas / 'oad y (lear para las funciones de
carga paralela y borrado, respectivamente. 'as seBales de (arry y 6orro) detectan cuando
se alcanza el m#imo conteo, en el primer caso, el mnimo en le segundo caso. &n
-EF
circuito programable implementado con circuitos I8'!-G. y I8'!-G5 se muestra en la
figura F.-I. (uando se necesiten divisiones de frecuencia por dos o ms dgitos se puede
utilizar el circuito de la figura F.-M.

9ig. F.-I.2 (ontador divisor entre ; usando el I8-G.]5

9ig. F.-M.2 $jemplo de un divisor de frecuencia entre .F usando el I8-G..
!i se utiliza un contador tipo 6(< 1I8'!-G.3, la frecuencia de salida ser /

fsal
fent
A B # " E % , 2
=
+ + + + + + + - . 8 M -E .E 8E ME
donde - GG ! 1$ntrada de datos a cada contador de E a G3
!i se utiliza un contador tipo binario de 8 bits 1I8'!-G53, la frecuencia de salida ser/
fsal
fent
A B # " E % , 2
=
+ + + + + + + - . 8 M -H 5. H8 -.M
donde - .FF ! .
5.,.6.- Contador(+ di=i+or(+ (ntr( N &
-EH
(ualquier contador se puede programar para que realice las operaciones de conteo y
divisin de frecuencia entre ;. Para ello se compara el valor del m#imo conteo y se
alimenta a las entradas asncronas de borrado del dispositivo. , manera de ejemplo se
muestra un circuito contador divisor entre H.

9ig. F.-G.2 (ontador divisor entre H usando I8GE.
<e la misma forma se pueden realizar cone#iones en cascada con el fin de tener contadores
divisores de cualquier valor. 4jo. contadores divisores fig -E.F5,F8 y FF.
5.4.- REGISTROS
'a figura F..E muestra un registro de corrimiento implementado con flip2flops < y su
respectivo diagrama de tiempos.


9ig. F..E.2 =egistro de corrimiento bsico y su diagrama de tiempos
&n registro de corrimiento con desplazamiento a la derec"a y a la izquierda es mostrado en
-EI
la figura F..-, utilizando 9lip2flops tipo <.
9ig. F..-.2 =egistro de corrimiento izquierda2derec"a
5.5.- CIRCUITOS INTEGRADOS TTL REGISTROS
!e presenta a continuacin una breve descripcin de los diferentes tipos de registros ::' /
R(*i+tro S'it+ Caract(r+tica+
I8G- M $ntrada serie a travs de ;and 1control , y 63.
!alida serie en ? y
.
. 6orde de subida del reloj
I8G8 8 $ntrada serie y salida serie
Permite carga paralelo y borrado. 6orde de subida del reloj
I8GF 8 Permite carga paralelo. !alida paralelo. =ealiza desplazamiento
a la derec"a y a la izquierda bajo el control de M. 6orde de
bajada del reloj
I8-G8 8 (uatro funciones / carga paralelo, desplazamiento a la derec"a
1entrada serial derec"a3, desplazamiento a la izquierda 1entrada
serial izquierda3 y no "ace nada. Posee borrado.
I8GH F Permite carga paralelo y borrado. 6orde de subida del reloj.
5.6. CONTADORES ESPECIALES
5.6.1.- Contador (n anillo
:iene ; estados donde ; es la longitud del dgito n0mero de etapas de un registro de
corrimiento% su funcin es "acer circular un O-P lgico, por lo tanto, puede verse como un
contador con su decodificador includo. $l circuito mostrado en la figura F... se "a
realizado con 9lip2flop y es necesario realizar un autoarranque 1valor inicial del - a
circular3 de la forma mencionada.
-EM

9ig. F....2 (ontador en anillo y su diagrama de tiempos
5.6.$.- Contador(+ Co1n+on
$s un contador de .; estados. $n la tabla mostrada en la figura se puede apreciar la
secuencia de conteo. ,smismo, un circuito contador Zo"nson con autoarranque es
presentado.

9ig. F..5.2 (ontador Zo"nson y diagrama de tiempos.
-EG
--E
Introduccin
'as mquinas de estado son ampliamente usadas para control lgico secuencial conformado
la parte central de muc"os sistemas digitales.
&na mquina de estados es un circuito digital que sigue una determinada secuencia de
estados en una forma ordenada donde un estado es un grupo de valores tomados en
diferentes partes del circuito. (onsta de elementos de memoria 19lip29lops3 que usan
entradas de reloj sincrnico, esto es, todos los flip2flops usan la misma seBal de reloj, y una
lgica combinatoria encargada de suministrar los datos de la secuencia. 4tro trmino usado
es mquina de estado finitas 1siglas en ingls 9!M3.
!e definirn dos tipos de mquinas de estados/ la mquina de Mealy y la mquina de
Moore.
6.1.- EL CONCEPTO DE LA A#UINA DE ESTADOS
(on el fin de tener un concepto muy claro de lo que es una mquina de estados
consideremos el diseBo de un circuito lgico que cuenta el n0mero de -is en una entrada
serial verificando si tiene una paridad impar. $l circuito proporciona una salida en - cuando
el grupo de bits contiene n0mero impar de -is. $l circuito es claramente secuencial/ la
salida actual depende de la "istoria completa de las entradas.
$l diagrama de estados mostrado en la figura H.- describe el comportamiento del circuito.
$l circuito puede tener dos diferentes estados/ un n0mero impar o un n0mero par de -is. !i
la entrada contiene un -, se cambia al estado contrario. !i la entrada es E, permanece en el
estado actual.
9ig. H.-.2 <iagrama de estados de verificador de paridad impar
$l anterior diagrama de estados puede ser representado mediante una tabla de transicin de
estados tal como se muestra en la figura H../
---
Captulo 6. T A#UINAS DE
ESTADOS
-
E
=eset
E
-
Par1E3
Impar1-3
$stado presente $ntrada $stado siguiente !alida
Par E Par E
Par - Impar E
Impar E Impar -
Impar - Par -
9ig. H...2 :abla de transicin de estados
$#isten dos modelos para representar circuitos secuenciales sincronizados por reloj/ la
mquina de Moore y la mquina de Mealy.
'a mquina de Mealy es un circuito secuencial en el cual las salidas son funcin del estado
actual y las entradas. 'os bloques mediante los cuales podemos representar este tipo de
mquina son mostrados en la figura H.5, y son /
'gica del siguiente estado / 6loque combinacional encargado de suministrar los
valores de e#citacin de la memoria de estado dependiendo de las entradas del
circuito y los valores del estado actual.
'gica de salida / 6loque combinacional que depende del estado actual y las
entradas
Memoria de estado / $l estado presente es almacenado por n flip2flops
proporcionando .
n
estados diferentes.

9ig. H.5.2 Mquina de estado de Mealy.
$n el caso en que las salidas dependan 0nicamente del estado actual se configura una
Mquina de Moore. $l diagrama de bloques de la mquina de Moore es mostrado en la
figura H.8.
--.
$#citacin
$stado
actual
'gica
del sgte
estado
Memoria
de estado
(+
'gica
de salida
!alida
!eBal de reloj
$ntra
das
(omo se puede ver, el bloque de lgica de salida depende 0nicamente del estado actual
dado por la memoria de estado.
9ig. H.8.2 Mquina de estado de Moore.
6.$.- ANALISIS DE A#UINAS DE ESTADOS
Para el circuito mostrado en la figura H.F describa el comportamiento a travs de un
diagrama de estados
9ig. H.F.2 ,nlisis de mquinas de estados
$l circuito mostrado en la figura es una mquina de Mealy ya que la salida Ma# depende no
solo del estado actual sino de las entradas. 'a seBal de entrada es $;, las seBales de
e#citacin son <E y <-, el estado actual est dado por ?E y ?- y la seBal de salida es
--5
$#citacin
$stado
actual
'gica
del sgte
estado
Memoria
de estado
(+
'gica
de salida
!alida
!eBal de reloj
$ntradas
M,>.
Pa+o 1/ <etermine el estado siguiente y las funciones de salida.
Para ello se describe el comportamiento del circuito a travs de las ecuaciones de e#citacin
<E y <- para los flip2flops <E y <-.
E! . E! . " . E . E E + =
y,
E! . . E! . . E! . " . E . - . E . - . - - + + =
Para la funcin del estado siguiente se tiene en cuenta la ecuacin del flip2flop </ ?E
K
J <
Por lo tanto, las ecuaciones de transicin que describen el estado futuro sern/
E! . E! . . . E . E K E + =
,
E! . . E! . . E! . . . E . - . E . - . - K - + + =
y
E! . . +A( . E . - =
&na mquina de estados con s bits para estados e i entradas tiene .
sLi
combinaciones de
estado]entrada.
Pa+o $/ :abla de transicin/ , partir de las ecuaciones de transicin se elabora una tabla de
transicin que muestra todos los posibles casos, tal como se muestra en la figura H.H.
E+tado ant(rior E+tado +i*ui(nt(
EN F 8 EN F 1
#1 #8 #1R #8R #1R #8R
E E E E E -
E - E - - E
- E - E - -
- - - - E E
9ig. H.H.2 Paso ./ :abla de transicin de estados
Paso 5/ , partir de la tabla de transicin elabore una tabla de estados/ !i a cada
combinacin de ?- y ?E se le asignan los estados ,, 6, ( y <, se puede construir una tabla
de estados como la mostrada en la figura H.I.
E+tado
ant(rior
E+tado +i*ui(nt(
EN F 8 EN F1
S SR A" SR A"
, , E 6 E
6 6 E ( E
( ( E < E
< < E , -
--8
9ig. H.I.2 :abla de estados
Paso 8/ =epresente mediante un diagrama de estados la tabla de estados obtenida en el paso
anterior. $ste diagrama es mostrado en la figura H.M.

9ig. H.M.2 <iagrama de estados
$l diagrama de estados muestra un contador binario de . bits que se incrementa cuando la
seBal de $nJ- y tiene una salida ma# que se valida cuando el circuito "a alcanzado el
m#imo conteo.
6.,.- DISENO DE A#UINAS DE ESTADO
6.,.1.- Proc(di)i(nto d( di+(Uo d( DS /
9!M / Mnquinas de estado finitas / ;ombre dado a las mquinas de estado debido a que la
lgica secuencial que las implementa puede estar solamente en un n0mero fijo de estados
posibles.
'os pasos a seguir en el diseBo de este tipo de mquinas pueden ser /
-.2 $ntendimiento del problema/ Interprete la descripcin dada de una manera no ambigua%
se puede intentar plantear diferentes secuencias de entrada con el fin de verificar si
efectivamente las salidas generadas son las pedidas.
..2 =epresentacin de la 9!M / (oloque el problema en una forma tal que sea fcil de
manipular por algunos de los diferentes procedimientos para diseBar 9!M 1diagramas de
estado, ,!M, D<', etc.3.
5.2 Minimizacin de estados / !i el comportamiento de las seBales de entrada y salida es
--F
$;J-
M,>JE
$;J-
M,>JE
$;J-
M,>JE
$;J-
M,>JE
< (
6 ,
$;JE
$;JE
$;JE
$;JE
duplicada en algunos tramos del diagrama de estados puede eliminarse la trayectoria
llevando a una reduccin del n0mero de estados planteado.
8.2 ,signacin de estados / &na buena asignacin de estados 1asignar a cada estado una
combinacin de bits 3 puede llevar a una minimizacin del diseBo.
F.2 $scogencia del tipo de 9lip2flop / Ceneralmente la escogencia de 9lip2flops Z2[ tiende
a reducir el n0mero de compuertas y el 9lip2flop < simplifica el procedimiento de diseBo.
H.2 Implementacin de 9!M / &sando mapas de [arnaug" para las funciones de la lgica
del siguiente estado y lgica de salida se lleva a cabo la implementacin de la 9!M.
6.,.$.- E3()plo d( una )K?uina (-p(nd(dora /
&na mquina e#pendedora de dulces suministra uno cuando "a recibido -F centavos en
monedas. 'a mnquina posee una ranura que acepta monedas de -Ec y F c, una a la vez. &n
sensor mecnico identifica el valor de la moneda insertado. &n controlador de salida libera
un dulce a travs de una ventanilla. $sta mquina no suministra cambio.
Pa+o 1.2 !e puede dibujar un diagrama de bloques de funcionamiento, as /
< es vlido por un perodo de reloj cuando es insertada una moneda de -Ec, y ; lo es
cuando una moneda de Fc es insertada. 'a mquina coloca un - por un perodo de reloj
cuando -Fc ms "an sido depositados.
Pa+o $.2 &na manera de realizar una buena especificacin es enumerar las posibles
secuencias 0nicas de entradas configuraciones del sistema, ayudando a definir los
probables estados de la 9!M. Posibles secuencias /
5 monedas de Fc en secuencia / ;,;,;
. monedas de Fc y una de -Ec / ;,;,<
&na de Fc seguida de una de -Ec / ;,<
&na de -Ec seguida de una de Fc / <,;
<os monedas de -Ec / <,<.
&n primer diagrama de estados 1G estados3 es mostrado en las figura H.G. $n los estados 8,
F, H, I y M la salida 4pen del circuito se valida.

--H
-
E
5
M I
I
8
F
-
.
H
-
=eset
;
;
;
;
<
<
<
<
9ig. H.G.2 <iagrama de estados e#pendedora de dulces.
Pa+o ,.2 (omo los estados 8, F, H, I y M tienen el mismo comportamiento se pueden
combinar en uno solo. !e puede pensar que cada estado representa una cantidad de
monedas recibidas. 7ea el diagrama en la figura H.-E

9ig. H.-E.2 Minimizacin del diagrama de estados
Pa+o 4.2 $n este paso se realiza la codificacin de cada uno de los estados mediante la tabla
de transicin de estados. 7ea la tabla de la figura H.--
&na buena asignacin en la codificacin de los estados permitir tener una menor cantidad
de "ard)are necesario para implementar la mquina. !e puede realizar una asignacin de
estados naturalmente desde EE para el estado Ec, E- para el estado Fc, -E para el estado -Ec
y -- para el estado -Fc.
Pr(+(nt(
E+tado
Entrada D Entrada N Si*ui(nt(
E+tado
Salida
Ec E E Ec E
E - Fc E
- E -Ec E
- - > >
Fc E E Fc E
E - -Ec E
- E -Fc E
- - > >
-Ec E E -Ec E
E - -Fc E
- E -Fc E
- - > >
-Fc > > -Fc -
--I
; ; ;,< =eset
Ec
Fc
-Ec -Fc
<
<
9ig. H.--.2 :abla de transicin de estados
Pa+o 5.2 , modo de comparacin se implementar este diseBo con flip2flops < primero y
luego con 9lip2flop Z2[.
Pr(+(nt(
E+tado
#1/#8
Entrada D Entrada N Si*ui(nt( E+tado
#1R/#8R 7D1/ D89
Salida
E E E E E E E
E E E - E - E
E E - E - E E
E E - - > > >
E - E E E - E
E - E - - E E
E - - E - - E
E - - - > > >
- E E E - E E
- E E - - - E
- E - E - - E
- E - - > > >
- - E E - - -
- - E - - - -
- - - E - - -
- - - - > > >
9ig. H.-..2 :abla de e#citacin para flip2flop <
'a implementacin con flip2flop < es muc"o ms sencilla ya que ?K J <. !e elabora una
tabla de e#citacin donde se tienen el estado presente 1?-,?E3, las entradas ; y <, el estado
siguiente 1?-K,?EK3 y el valor que deben tomar las entradas <- y <E. $n este caso el valor
del estado siguiente y las entradas son iguales. 7er tabla de e#citacin H.-..
'os mapas de [arnaug" para deducir las ecuaciones de <-, <E y salida son mostrados en la
figura H.-5.
?-?E
<; EE E- -- -E
EE E E - -
E- E - - -
-- # # # #
-E - - - -
! . " . " . -
E -
+ + =
?-?E
<; EE E- -- -E
EE E - - E
E- - E - -
-- # # # #
-E E - - -
--M
" . ! . ! . . ! " . . . . E
- - E E
+ + + =
?-?E
<; EE E- -- -E
EE E E - E
E- E E - E
-- # # # #
-E E E - E
E -
.. . SAL*"A =
9ig. H.-5.2 Mapas de [arnaug" y ecuaciones de e#citacin.
'a implementacin completa del circuito con flip2flops < es mostrada en la figura H.-8.

9ig H.-8.2 Implementacin mediante flip2flops tipo <.
!i utilizamos flip2flops tipo Z2[, a0n cuando la elaboracin de la tabla de e#citacin es un
poco ms compleja, se obtiene un menor n0mero de compuertas en el diseBo final del
circuito.
,s pues, la tabla de e#citacin es mostrada en la figura H.-F donde necesitamos recordar la
tabla de transicin y e#citacin del flip2flop Z2[.
Pr(+(nt(
E+tado
#1/#8
Entrada
D
Entrada
N
Si*ui(nt(
E+tado
#1R/#8R
C1 E1 C8 E8
Sali
da
E E E E E E E > E > E
E E E - E - E > - > E
E E - E - E - > E > E
E E - - > > > > > > >
--G
E - E E E - E > > E E
E - E - - E - > > - E
E - - E - - - > > E E
E - - - > > > > > > >
- E E E - E > E E > E
- E E - - - > E - > E
- E - E - - > E - > E
- E - - > > > > > > >
- - E E - - > E > E -
- - E - - - > E > E -
- - - E - - > E > E -
- - - - > > > > > > >
9ig. H.-F.2 :abla de e#citacin del diseBo para flip2flop Z2[
'os mapas de [arnaug" para deducir las ecuaciones de e#citacin para Z-,[-,ZE,[E son
mostradas en la figura H.-H.
'a implementacin completa del circuito con flip2flops Z2[ es mostrada en la figura H.-I.
?-?E
<; EE E- -- -E
EE E E # #
E- E - # #
-- # # # #
-E - - # #
! . " 0 .
E -
+ =
?-?E
<; EE E- -- -E
EE # # E E
E- # # E E
-- # # # #
-E # # E E
E
-
= /
?-?E
<; EE E- -- -E
EE E # # E
E- - # # -
-- # # # #
-E E # # -
" . ! 0 .
- E
+ =
?-?E
<; EE E- -- -E
EE # E E #
E- # - E #
-- # # # #
-E # E E #
! . / .
- E
=
9ig. H.-H.2 Mapas de [arnaug" y ecuaciones de e#citacin.
-.E
9inalmente, el circuito con flip2flop Z[ es mostrado en la figura H.-I

9ig. H.-I.2 Implementacin mediante flip2flops Z2[
E3()plo 6.,.,.- Controlador d( di+po+iti=o+
!e desea conectar un computador a un dispositivo de salida. $s necesario un controlador de
salida, tal como se muestra en la figura, cuyas entradas son D, una seBal proveniente de un
decodificador de instrucciones indicando que una salida es requerida, y una seBal . 16usy3,
que viene desde el dispositivo indicando cuando est ocupado. 'a seBal de salida S es
usada para enviar datos al dispositivo.
$n ausencia de una instruccin de salida, el sistema estar en un estado OI<'$P . (uando
llega < 1asuma todas las seBales activas en alto3 el controlador entra a un estado de espera
O*,I:P donde no "ay salida si el dispositivo est ocupado, o va a un estado O!$;<P con
!J- si no est ocupado. $l controlador permanece en el estado O*,I:P "asta que el
dispositivo se desocupe, donde una vez se active ! entra al estado O!$;<P . $l controlador
permanece en O!$;<P "asta que 616usy3 aparece, donde una vez ! se desactive regresa a
OI<'$P.
<iseBe el circuito secuencial para el controlador usando flip2flop Z[.
-.2 <el enunciado del problema se deduce el siguiente diagrama de estados 1fig.H.-M3/
-.-
D
(ontrolador
de salida
.7.u+09
S7S(nd9
--]E
>E]E
9ig. H.-M.2 <iagrama de estados
<onde > representa la condicin de no importa y las combinaciones de entrada y valor de
salida estn marcadas como/ 6<]!
..2 (omo tenemos tres estados se necesitan 0nicamente dos flip2flops
5.2 'as asignaciones de estado sern/ I<'$ J EE , *,I: J E- y !$;< J --
8.2 <el diagrama de estados obtenemos la siguiente tabla de estados 1fig. H.-G3/
E+tado
pr(+(nt(
E+tado +i*ui(nt( Salida 7S9
6<JEE 6<JE- 6<J-E 6<J-- 6<JEE 6<JE- 6<J-E 6<J--
EE EE -- EE E- E - E E
E- -- -- E- E- - - E E
-- -- -- EE EE - - E E
9ig. H.-G.2 :abla de estados
F.2 $l tipo de flip2flop a utilizar es Z[.
H.2 'a tabla de e#citacin de la figura H..E est formada por las transiciones mostradas en la
tabla de estados. &sando la tabla de transicin de los flip2flop Z[ se determinan las entradas
Z y [ necesarias para lograr esas transiciones.
$stado
presente
$#citacin
6<JEE 6<JE- 6<J-E 6<J--
-..
E>]-
E-]-
->]E
E>]-
!$;<
->]E
I<'$
*,I:
^- ^. Z- [- Z. [. Z- [- Z. [. Z- [- Z. [. Z- [- Z. [.
E E E > E > - > - > E > E > E > - >
E - - > > E - > > E E > > E E > > E
- - > E > E > E > E > - > - > - > -
9ig. H..E.2 :abla de transicin

I.2 'os mapas de [arnaug" para la salida !, Z-, [-, Z. y [. son mostrados en la figura H..-.
6<
^-^. EE E- -- -E
EE
E - E E
E-
- - E E
--
> > > >
-E
> > > >
B ) " B 0 . .
. -
+ =
6<
^-^. EE E- -- -E
EE
> > > >
E-
> > > >
--
E E - -
-E
> > > >
B / =
-
6<
^-^. EE E- -- -E
EE
E - - E
E-
E > > >
--
> > > >
-E
> > > #
" 0 =
.
6<
^-^. EE E- -- -E
EE
> > > >
E-
E E E E
--
E E - -
-E
> > > >
- .
.) B / =
6<
^-^. EE E- -- -E
EE
E - E E
E-
- - E E
--
- - E E
-E
> > > >
B ) " B 0 . .
. -
+ =
9ig. H..-.2 Mapas de [arnaug" y ecuaciones
-.5
9ig. H....2 <iagrama del circuito
-.8
Introduccin
(uando se necesita diseBar un controlador sincrnico complicado, se puede e#perimentar
un sentimiento de a"ogamiento que puede significar el retorno a los libros de te#to para
repasar las tcnicas de tablas de transferencia, lgica combinatoria y secuencial y
minimizacin de componentes. Pero un mtodo general de diseBo le evita al ingeniero eso y
le permite configurar un controlador de programa complejo con un mnimo de esfuerzo,
tiempo y costo.
!e analizarn los controladores sincrnicos secuenciales, no secuenciales, con prioridad de
condiciones y se mostrar un circuito para sincronizar seBales e#ternas. 4tros esquemas de
cone#iones son posibles para multiple#ores o decodificadores de otros tamaBos 1por
ejemplo M # -3.
<.1.- CONTROLADORES DE RIC;ARD
$l mtodo generalizado no se aplica solamente a controladores secuenciales sencillos, sino
que implementa decisiones de escogencia m0ltiple y del tipo !I2;4 no secuenciales. $l
controlador puede ser usado para inde#ar un estado al tiempo, para realizar saltos "acia
adelante o atrs a cualquier estado predeterminado, o para escoger cul condicin de
entrada de muc"as puede "acerlo saltar a otro estado.
:res circuitos integrados forman el n0cleo del controlador del programa/
contador de + estados
multiple#or de n bits
decodificador de n bits
$l numero de estados del controlador es en este caso de .
+
.
$l controlador puede ser programado para obedecer cierta prioridad de condiciones
1condiciones de entrada primarias y secundarias3 y operaciones de salto simplemente
aBadiendo ms multiple#ores y decodificadores.
-.F
Captulo <. T CONTROLADORES
SINCRONICOS
<.1.1.- Dia*ra)a d( @lu3o
'a secuencia de eventos puede ser representada por un diagrama de flujo de los estados
individuales del programa en el cual se especifican las entradas al controlador y las
acciones de salida iniciadas en cada caso. $ste diagrama puede ser convertido fcilmente a
un grupo de ecuaciones lgicas, las cuales dicen cmo conectar las entradas y salidas,
incluyendo direcciones de salto.
Para e#plicar cmo el controlador puede ser aplicado es necesario definir los trminos
condicin de transferencia y funcin de transferencia. $stos son mostrados simblicamente
como un rombo y un rectngulo en la figura I.-.
9ig. I.-. f (ondicin y funcin de transferencia
$l rombo representa la condicin de transferencia con decisin !I2;4. $l n0mero dentro
del rombo es el n0mero del estado para esa condicin de transferencia. $sta condicin de
transferencia puede ser implementada fsicamente por dispositivos de dos estados como un
termostato, un flip2flop o un pulso.
'a funcin de transferencia, denotado por los rectngulos en la figura I.-, es una accin
que es empezada o parada por la condicin de transferencia. Por ejemplo, la funcin de
transferencia puede arrancar un motor. (omo se muestra, una condicin de transferencia
vlida !I puede iniciar una funcin de transferencia y una ;4 otra funcin diferente.
Ms a0n, dependiendo de la aplicacin del controlador, las condiciones de transferencia
pueden ser independientes o dependientes de la funcin de transferencia. $n un caso
dependiente, la condicin de transferencia podra iniciar una funcin de transferencia que
empieza un conteo de -EEE eventos. 'a ocurrencia del conteo n0mero -EEE sirve luego
como una subsiguiente condicin de transferencia. $n un caso independiente, la siguiente
condicin de transferencia puede ser una salida de un circuito temporizador ocurriendo FEE
milisegundos despus de que el conteo empieza, sin importar si el conteo "a llegado a
-.H
$stado
9uncin de
:ransferencia
;4
!I
(ondicin de
:ransferencia
E
=$!$:
-EEE.
<.1.$.- Di+(Uo d( un controlador +(cu(ncial d( cuatro (+tado+
Probablemente el controlador de programa ms simple es uno que secuencia de un paso al
siguiente. 'a fig. I.. contiene el diagrama de flujo de un controlador de cuatro estados. ;o
se requieren condiciones de transferencia del tipo ;4, lo que significa que estas
condiciones regresan al mismo estado.

9ig. I...2 <iagrama flujo controlador secuencial
'as ecuaciones lgicas correspondientes derivadas del diagrama de flujo son /
9&;(I4; , J 1$!:,<4 E3 K 1(4;<I(I4; ,3
9&;(I4; 6 J 1$!:,<4 -3 K 1(4;<I(I4; 63
9&;(I4; ( J 1$!:,<4 .3 K 1(4;<I(I4; (3
9&;(I4; < J 1$!:,<4 53 K 1(4;<I(I4; <3
Inicialmente el controlador permanece en el estado E "asta que la condicin , se vuelva
cierta. &na vez se valida, la funcin , se activa tomando el valor E 1salida activa bajo de un
decodificador3 si el estado es el E y la condicin , es - y se pasa al estado -. 'uego el
controlador permanece en el estado - "asta que la condicin 6 se vuelve cierta iniciando la
funcin 6 y pasando al estado . y as sucesivamente.
$ste controlador de 8 estados usa circuitos integrados comerciales. (omo se muestra en la
figura I.5, el contador de estados es un contador I8'!-H5 de 8 bits, aunque solo se usan los
dos bits menos significativos para esta aplicacin. 'a salida del contador direcciona dos
circuitos/ un multiple#or de 8 a - lneas tipo I8'!-F5 1dos Mu# en un solo c"ip3 para
seleccionar la condicin de transferencia correspondiente y un decodificador de . a 8 lneas
tipo I8'!-FF 1dos decodificadores3 para seleccionar la funcin de transferencia
correspondiente.
-.I
, 6 ( <
;4
;4 ;4 ;4
!I !I !I !I
<
5
(
.
,
E
6
-

9ig. I.5.2 (ontrolador secuencial de 8 estados
$l funcionamiento es el siguiente/ asuma que al contador se le "a dado la seBal de =$!$:
para colocarlo en EE, correspondiendo al estado E del diagrama de flujo. $sto "ace que el
multiple#or seleccione la condicin , a su salida ^. (uando la condicin , es ;4, la salida
^ es E. 'a salida ^ alimenta la entrada $;,6'$ del contador, y el contador no puede
incrementarse aunque tenga pulso de reloj. 'a salida ^ tambin alimenta la entrada <,:,
del decodificador lo cual in"ibe 1con E3 las salidas del decodificador 1todas en -3. Pero
cuando ^ se vuelve -, "abilita la salida correspondiente del decodificador de acuerdo a la
direccin del contador.
(uando la condicin , se vuelve !I, suceden dos cosas / la salida ^ del multiple#or se
vuelve - y permite al contador incrementar en EL SIGUIENTE PULSO DE RELOJ y se
"abilita el decodificador al producir una salida E 1lgica negada3 en la lnea ^E
produciendo la seBal de inicio de la funcin ,.
(uando el siguiente pulso sucede, el contador de estado incrementa a E- 1estado -3, la
funcin , vuelve de regreso a E y el multiple#or deja pasar la condicin 6, pero la funcin
6 del decodificador aparece solamente cuando la condicin 6 se vuelve !I y entonces el
contador incrementa al siguiente estado.
<.1.,.- Di+(Uo d( un controlador no +(cu(ncial
Ms complejo y realista es un controlador de programa que debe iniciar una funcin de
-.M
transferencia cuando una condicin es !I y otra funcin si la condicin es ;4.
'a figura I.8 contiene el diagrama de flujo para un controlador que puede ejecutar
decisiones !I2;4 y saltos no secuenciales.

9ig. I.8. f <iagrama de flujo controlador no secuencial
Por ejemplo, cuando est en el estado - y la condicin 6 es !I, se inicia la funcin (% pero
cuando la condicin 6 es ;4, se inicia la funcin 6 y se salta el estado E.
$stas son las ecuaciones lgicas/

9&;(I4; , J 1$!:,<4 E3 K 1(4;<I(I4; ,3
9&;(I4; 6 J 1$!:,<4 -3 K 1(4;<I(I4; 63 E
9&;(I4; ( J 1$!:,<4 -3 K 1(4;<I(I4; 63
9&;(I4; < J 1$!:,<4 .3 K 1(4;<I(I4; (3
9&;(I4; $ J 1$!:,<4 53 K 1(4;<I(I4; <3 -
9&;(I4; < J 1$!:,<4 53 K 1(4;<I(I4; <3
'a flec"a "orizontal en la ecuacin seBala el estado requerido de salto, como se muestra en
el diagrama de flujo de la figura I.8.
-.G
, ( < 9
;4
;4 ;4
;4
!I !I !I !I
=$!$:
<
5
(
.
,
E
6
-
6 $
$sta implementacin es similar al controlador anterior, e#cepto por la adicin de un
decodificador secundario para dar las direcciones no secuenciales para esas funciones de
transferencia generadas por las dos condiciones ;4. :ambin se necesitan compuertas a la
entrada de las seBales de 'oad y ,, 6, (, < para llevar el contador al estado correcto. 7er
figura I.F.
9ig. I.F.f (ontrolador no secuencial
'a salida ^ del multiple#or "abilita las funciones de condiciones !I en el decodificador
primario a travs de su entrada <ata-( 1activa alto3, y las funciones de condiciones ;4 a
travs del "abilitador negado <ata .(. 1vase caractersticas de este decodificador3.
!upongamos que el controlador "a llegado al estado 5/ si la condicin < es ;4 el contador
debe saltar al estado - lo cual "ace "abilitando la entrada '4,< del contador debido a la
cone#in de la funcin 9$ de la salida ^5 1activa cero3 del decodificador secundario
"abilitado y dando la direccin de salto correspondiente a travs de las entradas <, (, 6, ,
1EEE-3. !i la condicin < es !I entonces las entradas $nable del contador y la funcin 99 es
"abilitada "aciendo que al siguiente pulso sea incrementado el contador y ejecutada la
funcin.
<.1.4.- Di+(Uando un controlador con prioridad d( condicion(+
(onsidere una aplicacin para la cual dos entradas e#isten para un estado y el controlador
de programa tiene que escoger cual condicin iniciar la siguiente funcin. $n este caso el
controlador debe seguir un conjunto de reglas de prioridad.
-5E
$n el estado E de la figura I.H, por ejemplo la condicin , puede representar un s)ic"e de
un termostato el cual si est cerrado 1!I3 inicia la funcin , y el circuito pasa al estado -. !i
el termostato est abierto 1;43, la condicin 6 debe ser evaluada. 'a condicin 6 podra
ser la salida de un temporizador. $n estado E el controlador da la primera prioridad al
termostato, pero si este no se cierra entonces despus de alg0n tiempo transcurrido operar
la condicin 6 y se salta al estado .. !i la temperatura y el tiempo son !I, el controlador
obedece la condicin de prioridad ,.

9ig. I.H.f <iagrama de flujo controlador con prioridad de condiciones
'as ecuaciones de diseBo lgico del controlador de la figura H son/
9&;(I4; , J 1$!:,<4 E3 K 1(4;<I(I4; ,3
9&;(I4; 6 J 1$!:,<4 E3 K 1(4;<I(I4; ,3 K 1(4;<I(I4; 63 .
9&;(I4; ( J 1$!:,<4 -3 K 1(4;<I(I4; (3
9&;(I4; < J 1$!:,<4 .3 K 1(4;<I(I4; <3
9&;(I4; $ J 1$!:,<4 .3 K 1(4;<I(I4; <3 K 1(4;<I(I4; $3 E
9&;(I4; 9 J 1$!:,<4 53 K 1(4;<I(I4; 93
9&;(I4; C J 1$!:,<4 53 K 1(4;<I(I4; 93 .
$n la figura I.I, las condiciones de alta prioridad son las mismas condiciones primarias de
los ejemplos anteriores y son "abilitadas por el multiple#or de alta prioridad. 4tro
multiple#or genera las condiciones de baja prioridad. (omo esta aplicacin requiere saltos
no secuenciales, las direcciones son alimentadas por el mismo procedimiento del ejemplo
anterior.
-5-
(
-
=$!$:
, ( < 9
;4 ;4 ;4 ;4
!I !I !I !I
9
5
<
.
,
E
6 C
;4
6
E
!I
$
.
;4
!I
$
9igura I.I.2 (ontrolador con prioridad de condiciones
<e inters particular es la forma como estos multiple#ores estn conectados. 'a salida ^
del primario conecta a la entrada $nable del contador para proporcionar secuenciamiento
continuo cuando se necesite. $sta salida ^ tambin va a la entrada !trobe del multiple#or
de baja prioridad para in"ibir la funcin de transferencia de baja prioridad a travs del
decodificador secundario.
,nalicemos el estado E/ si la condicin , es vlida 1-3, la salida ^ del multiple#or primario
va a - "abilitando el contador y el decodificador de funciones primario a travs de <ata-(.
(on la seBal de !trobe del multiple#or secundario en -, su salida in"abilita el decodificador
secundario. ,l siguiente pulso el contador es incrementado y la funcin 9, es ejecutada,
llegando el controlador al estado -. !i la condicin , no es vlida 1E3 el contador es
in"ibido, las salidas del decodificador primario van a - y a"ora el multiple#or secundario es
"abilitado verificando la condicin 6. !i sta es E el decodificador secundario es
in"abilitado pues tiene <ata.( en - 1activo en E3, las salidas van a - y el controlador
permanece en el estado E a pesar de que entren pulsos de reloj% si la condicin 6 es vlida
1-3 y la condicin , a0n es no vlida 1E3 el decodificador secundario es "abilitado llevando
^E a E y por lo tanto, al pr#imo pulso de reloj ser ejecutada la funcin 96 y el contador
ser cargado con el estado ..
<.1.5.- SincroniJacin d( +(Ual(+ (-t(rna+
-5.
Puede ser necesario en algunas ocasiones la sincronizacin de seBales e#ternas 1 que
generan las condiciones del circuito 3 para producir una condicin que genera un solo punto
de reloj, sobre todo en el caso de seBales provenientes de botones e#ternos, las cuales
pueden durar por un periodo de tiempo. Para estos casos, el circuito mostrado en la figura
I.M puede ayudar y en la cual se muestra igualmente los diagramas de tiempo.


9ig. I.M.2 !incronizacin de seBales e#ternas
-55
-58
Introduccin
!e muestran a continuacin siete prcticas de 'aboratorio que comprenden todos los temas
tratados en el presente libro. ,dicionalmente se "a incluido una prctica de Instrumentacin
para aquellos estudiantes que no "an tenido muc"o contacto con equipos de 'aboratorio
tales como osciloscopios, puntas lgicas, entrenadores digitales, analizadores lgicos, etc.
,l final de este captulo se proponen .E ejercicios especficos de la parte combinatoria y
secuencial. $stos "an sido problemas de e#menes y proyectos de la materia de 'gica
<igital en la &niversidad Zaveriana de (ali.
-5F
Captulo :. T PRACTICAS DE
LA.ORATORIO
-5H
LA.ORATORIO DE LOGICA DIGITAL
INSTRUENTACI%N

1.- O.CETIOOS
9amiliarizar al estudiante con la instrumentacin del laboratorio de electrnica digital. Para
el efecto se desarrollarn algunos e#perimentos sencillos que involucren mediciones. $l
grupo preparar un informe sobre el resultado de estos e#perimentos adicionando los
diagramas, tablas y grficas tanto de los circuitos integrados como de cada uno de los
puntos del desarrollo de la prctica.
$.- INSTRUENTOS
4sciloscopio ,nlogo
Cenerador de funciones
$ntrenador <igital
Punta 'gica
,.- COPONENTES
. Integrados I8E8 1-. (ompuertas ;4:3
- Integrado I8EE 18 (ompuertas ;,;<3
4.- DESARROLLO DE LA PRACTICA
A.-USO DEL OSCILOSCOPIO
(on el osciloscopio observe, mida la frecuencia y amplitud de las diferentes formas de
onda. (ada integrante del grupo debe tomar por lo menos una medicin, teniendo en cuenta
de anotar en el informe la escala utilizada, el numero de cuadros etc.
Entr(nador Di*ital
4bserve y mida las seBales de ('4([ y su negado para las tres frecuencias del
equipo 1-Dz, -EEDz, -[Dz3.
Mida la frecuencia de lnea 1HEDz3 del entrenador.
..- PUNTAS LOGICAS
&sando 'as puntas lgicas verifique el funcionamiento de los entrenadores digitales
midiendo cada una de las seBales suministradas por los pulsadores, s)itc" de datos,
('4([, etc.
-5I
C.- EDICION DE TIEPO DE RESPUESTA
:odo circuito tiene un tiempo de respuesta, la cual puede afectar el comportamiento de un
circuito si este no "a sido diseBado cuidadosamente.
$n esta seccin se estudiar este comportamiento.
&sando un osciloscopio y un generador de pulsos, arme el siguiente circuito1figura -3 en el
protoboard/
%igura 3
&se un n0mero grande impar de inversores1G o --3 I8E8, para que el tiempo sea medible
en un osciloscopio de .E MDz.
<ibuje el diagrama de cone#iones del I8E8 y del circuito.
7are la frecuencia del generador de pulsos. 7are el n0mero de inversores. <ibuje
las formas de onda en cada caso y comente las diferencias observadas.
@(ul es la respuesta observadaA
@,l variar la frecuencia del generador de pulsos se observa alg0n cambio en la
respuesta del circuitoA
@$l n0mero de inversores empleados en el circuito altera la respuesta del circuitoA
5.- INOESTIGACI%N
-. Investigue cual es la respuesta terica del circuito de la figura -.
6.- CONCLUSIONES
-5M
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No 1
COPUERTAS LOGICAS ! INIILACI%N DE DUNCIONES
1.- O.CETIOOS
9amiliarizarse con el uso de los I( 1circuitos integrados3 de las familias lgicas ::'
.
$ntender el concepto de retardo y su importancia al analizar y diseBar circuitos
lgicos.
&tilizar mtodos de minimizacin de funciones lgicas como Mapas de [arnaug" y
el procedimiento de ?uine2Mc(lus+ey.
Montar con compuertas las funciones lgicas minimizadas y apreciar los beneficios
que trae la simplificacin.
9amiliarizarse con el uso de "erramientas de computacin como ,ltera que
permitan la simulacin de circuitos lgicos.
$.- ATERIALES ! COPONENTES
(ircuitos Integrados 1compuertas lgicas3
4sciloscopio
Cenerador de 9unciones
Punta 'gica
Multmetro
$ntrenador <igital
,.- PREINDORE
(onsultar en los manuales e#istentes en el laboratorio la configuracin interna de los
integrados a utilizar en la prctica de laboratorio.
!e deben traer montados todos los circuitos pedidos en el numeral 8. &tilizar interruptores
para el manejo de las entradas y '$<! que indiquen el estado de las salidas.
Investigar sobre el fenmeno de 9,;24&: en las compuertas y sobre los niveles lgicos en
las compuertas ::'.
;ota/ $l preinforme no es una carga, su intencin es agilizar el tiempo del desarrollo de la
prctica en el laboratorio. Piense en la economa, las compuertas se repiten en los montajes
y se dar cuenta que la distribucin de los terminales en los (I ::' generalmente es muy
parecida o igual.
4.- PROCEDIIENTO
-5G
8.- Montar el siguiente circuito/
%igura 3.
&se un n0mero impar grande 1G o --3 de compuertas ;4: 1I8E83, para que el tiempo sea
medible en un osciloscopio con un anc"o de banda de .EMDz.
,plique a 1fr entrada3 una onda cuadrada con voltajes entre E7 y F7 1::'3 y mida con el
osciloscopio la forma de onda en 1fr salida3 7ariar la frecuencia del generador y variar el
n0mero de inversores. <ibuje las formas de onda y analice el comportamiento del circuito.
=esponda/
@(ul es la respuesta terica del circuitoA
@(ul es la respuesta observadaA
@,l variar la frecuencia del generador se observa alg0n cambio en la respuesta del
circuitoA
@$l n0mero de inversores empleado afecta el funcionamiento del circuitoA
8.. Montar la siguiente configuracin ;,;< ::', luego reducir la resistencia "asta que el
voltaje empiece a caer. :omar los datos iniciales y finales de corriente y voltaje/
Di*ura $
,nalizar el fenmeno de 9,;24&:.
8.5 <iseBe un multiplicador combinacional de . bits 1. bits para cada entrada y 5 bits para
la salida3. Montar el circuito diseBado usando el menor numero de integrados posibles.
&se los mtodos de minimizacin de funciones vistos en clase.
5.- INDORE
-8E
F.- <escribir el comportamiento terico que tiene la configuracin de la figura y e#plicar que tipo
de fenmeno fsico provoca este comportamiento.
%igura 4.
F.. ?ue sucedera si en el numeral 8.5 se reemplaza una compuerta ::' por una compuerta
M4! sin alterar el resto de las condicionesA ?ue precauciones se deben tener en cuenta si
se desea que funcione correctamenteA.
F.. <educir las ecuaciones lgicas para un circuito que reste dos n0meros binarios de . bits
y produzca los bits de resta y un bit que indique si el resultado obtenido es o no negativo 1-
J negativo 3. Minimizar las ecuaciones obtenidas.
F.5 =ealizar las simulaciones en ,ltera de los numerales 8.5 y F... $ntregar el respectivo
dis+ette.
F.5 Investigar la definicin de Dazard. Proponer una solucin para el siguiente circuito.
9igura 5.
6.- CONCLUSIONES
<.- .I.LIOGRADVA
-8-
-8.
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No $
DISENO ! SIULACI%N DE CIRCUITOS CO.INATORIOS
1.- O.CETIOOS
9amiliarizarse con el simulador 'ogic*or+s y la "erramienta ,ltera
,dquirir e#periencias en el diseBo y simplificacin de circuitos combinatorios
<esarrollar "abilidad en los procesos de montaje y cableado de un circuito
combinatorio
,prender a realizar circuitos lgicos en la "erramienta ,ltera, utilizando el lenguaje
,D<'
$.- ATERIALES ! E#UIPOS
(ircuitos Integrados1compuertas lgicas requeridas para su diseBo3
Punta 'gica
$ntrenador 'gico
(ables, caimanes
,.- PREINDORE
Investigar que son compuertas con colector abierto e indagar sobre sus posibles
usos, ventajas y desventajas. $#plicar y bosquejar la forma en que se debe
implementar un circuito con dic"as compuertas.
Investigar sobre los diferentes tipos de display de I segmentos e#istentes, e#plicar
las diferencias entre ellos y bosquejar la forma correcta de diseBar un circuito con
cada uno de estos.
=ealizar el diseBo de un circuito combinatorio que cumpla la funcin de decodificar
un numero "e#adecimal a su valor equivalente en I segmentos. ,dems, e#iste una
entrada 1(3 mediante la cual se indicara si el numero a representar esta 1(J-3 o no
1(JE3 en complemento a dos. $n caso de que el numero se encuentre en formato de
complemento a dos, un led indicara su signo 1encendido para negativos3, de lo
contrario el led deber estar apagado. =ecuerde simular el circuito el 'ogic*or+s
antes de realizar el montaje.
;ota/ =ecuerde las entradas con s)itc"es y que tipo de display usa para mostrar las
salidas.
4.- PROCEDIIENTO
7erificar los montajes del diseBo y resolver posibles problemas que se presenten
5.- INDORE
-85
!imular el diseBo del preinforme en 'ogic *or+s o ,ltera. Presentar la simulacin
para tres entradas distintas y entregar el dis+ette.
<iseBar un circuito que permita comparar . n0meros 1;- y ;.3, cada uno de 8 bits,
dados en formato de complemento a dos. $l circuito poseer tres salidas/ M,^4=,
IC&,' ^ M$;4=, de las cuales, solo una de ellas estar en alg0n momento en -,
indicando la relacin entre ;- y ;. 1es decir, si ;- d ;. 2d M,^4= J -, IC&,'
J E, M$;4= J E3. :ener en cuenta que los n0meros son enteros con signo. Procurar
usar el enfoque de diseBo estructurado. !imular en 'ogic *or+s. Presentar el
diagrama esquemtico, la simulacin para tres parejas de entradas distintas y
entregar el dis+ette.
:omando el circuito del numeral anterior como un modulo, diseBar un comparador
para n0meros de -E bits. !imular el diseBo en ,ltera. Presentar el diagrama
esquemtico, la simulacin para tres parejas de entradas distintas y entregar el
dis+ette.
=ealizar el diseBo del preinforme en ,ltera, en lenguaje ,D<'. !imular el circuito
y entregar el dis+ette.
6.- CONCLUSIONES
<.- .I.LIOGRADIA
-88
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No ,
DISENO ! SIULACI%N DE CIRCUITOS CO.INATORIOS
1.- O.CETIOOS
9amiliarizarse con el simulador 'ogic*or+s
,dquirir e#periencias en el diseBo y simplificacin de circuitos combinatorios
<esarrollar "abilidad en los procesos de montaje y cableado de un circuito
combinatorio
,prender a realizar circuitos lgicos en la "erramienta ,ltera, utilizando el lenguaje
,D<'
$.- ATERIALES ! E#UIPOS
(ircuitos Integrados1compuertas lgicas requeridas para su diseBo3
Punta 'gica
$ntrenador 'gico
(ables, caimanes
,.- PREINDORE
=ealizar el diseBo de un circuito combinatorio que cumpla la funcin de quasidecodificar
un n0mero octal a su valor equivalente en siete segmentos seg0n la tabla -. &tilizar el
mtodo de minimizacin de ?uine Mc+lus+ey para simplificar el circuito, y simular el
circuito el 'ogic*or+s antes de realizar el montaje.
:,6',-
N>)(ro EEE EE- E-E E-- -EE -E- --E ---
I)a*(n F H I M G , b (
:raer el circuito montado para la prctica y conectado a un despliegue, tener en cuenta que
esta cone#in no debe ser directa, cada lnea debe tener una resistencia limitadora del orden
de .EE a FE 4"ms s la fuente de alimentacin esta alrededor de los F voltios.
;ota/ :ener muy en cuenta el tipo de despliegue1nodo o ctodo com0n3 que se va a utilizar
antes de realizar el diseBo.
-8F
%igura 3 6 "ecodificador de 4 entradas 7Oct8 a 9 segmentos
4.- PROCEDIIENTO
O(ri@icar lo+ )onta3(+ d( lo+ di+(Uo+ r(aliJado+ 0 r(+ol=(r po+i'l(+ pro'l()a+ ?u( +(
pr(+(nt(n.
5.- INDORE
<iseBar un circuito que permita mostrar . valores "e#adecimales en . despliegues
diferentes utilizando una sola unidad de decodificacin1no "ay que diseBarla3, es decir un
circuito controlado por una seBal que sea capaz de conmutar la entrada al decodificador y
su salida sincrnicamente. !imular el circuito en ,ltera 1,D<'3.
9igura ..2 (ircuito <ecodificador De#2I seg de dos n0meros en dos despliegues
6.- CONCLUSIONES
<.- .I.LIOGRADIA
-8H
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No 4
DISENO DE CIRCUITOS CO.INATORIOS CON DISPOSITIOOS SI
1.- O.CETIOOS
&tilizar el simulador *ave9orm para crear circuitos al nivel de bloques funcionales.
,dquirir e#periencia en el diseBo y simplificacin de circuitos combinatorios con
elementos M!I.
$.- ATERIALES ! E#UIPOS
(ircuitos Integrados
Punta 'gica
$ntrenador 'gico
(ables, (aimanes
,.- PREINDORE
<iseBar, +i)ular y realizar el montaje de un circuito con cuatro canales 1,, 6, (, <3 cada
uno con un anc"o de 8 bits y dos seBales de control (- y (E, el cual act0e de la siguiente
forma/
!e deben usar micros)itc"es para el manejo de los datos de entrada y '$<! para la
visualizacin de las salidas.
Para el diseo de los circuitos solo es posible el uso de u !"# co$parador % u !"#
su$ador&
4.- PROCEDIIENTO
8.- 7erificar el funcionamiento del circuito en todas sus modalidades.
8.. $#plicar como se realiz el diseBo, se deben tener las simulaciones en ,ltera y el
diagrama esquemtico a nivel de bloques de todo el circuito.
-8I
5.- INDORE
F.- =ealizar el siguiente diseBo. <onde , y 6 son de 8 bits, y ( de M bits.
;ota/ (uando el control esta en E en la operacin no se debe perder ning0n dgito, por lo
cual la respuesta debe ser e#acta. (uando el control esta en - el sumador se comporta como
6(<, por lo tanto los dgitos que aparezcan en la respuesta +olo pueden ser 6(<.
=ealizar el diseBo tanto con arc"ivos grficos 1K.gdf3, como en ,D<'.
6.- CONCLUSIONES
<.- .I.LIOGRADIA
-8M
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No 5
DISENO DE CIRCUITOS UTILILANDO DLIP DLOPS ! ONOESTA.LES
1.- O.CETIOOS
,dquirir e#periencia en el diseBo de circuitos con flip2flops y monoestables.
Identificar diferentes aplicaciones de los flip2flops.
9amiliarizarse con los dispositivos fotoelctricos y su uso.
$.- ATERIALES ! E#UIPO
(ircuitos Integrados
Punta 'gica
Multmetro
9uente
Pulsadores 1para el circuito de la figura .3
,.- PREINDORE
5.-.2 'a figura - representa un sistema de seguridad, ste cuenta con un buzzer1timbre3, una
fotorresistencia y un led. Mientras la fotorresistencia reciba luz del led el buzzer se
mantendr en silencio. $n el momento en que el flujo de luz sea interrumpido el buzzer
empezar a sonar. Para poder desactivar el buzzer e#iste el pulsador denominado =$!$:,
as mismo, esta el pulsador :$!: que cuando se cierra activa el buzzer por tres segundos y
luego se apaga. <iseBar un circuito que cumpla con la descripcin anterior y montarlo.
%igura 3
5...2 $l circuito de la figura . tiene la funcin de probar circuitos antirrebote, cuando el
mdulo identificado como contador recibe un pulso generado por el circuito antirrebote este
incrementa en - el n0mero que tiene consignado a su salida. $l decodificador y el
despliegue sirven para ver de manera inmediata que valor "ay a la salida del contador. &se
-8G
como contador el integrado 1I8-H53 y tambin use como decodificador el I88I para un
despliegue de nodo com0n. $l antirrebote se incluye como ane#o.
%igura :
4.- PROCEDIIENTO
8.- 7erificar el funcionamiento del circuito alarma, con cada una de sus seBales de
activacin 1fotorresistencia3, =$!$:, :$!:3.
8.. 7erificar el funcionamiento del circuito probador 1antirrebote3 utilizando 5 tipos
diferentes de pulsadores.
5.- INDORE
F.- <iseBar el circuito Oprimero en llegar, 0nico en salirP mostrado en la figura 5. $ste
circuito funciona de la siguiente manera/
!ea $i 1-,.,5,83/
!i $i se activa entonces !i se activa indefinidamente y todas las !+ son bloqueadas con + i
+ 1-,.,5,83.
Para <esactivar !i se debe generar un pulso en la entrada =$!$:
Di*ura ,
5. CONCLUSIONES
6. .I.LIOGRADVA
-FE
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No. 6
A#UINAS DE ESTADOS
1.- O.CETIOOS
,dquirir "abilidad en el anlisis de circuitos secuenciales.
Identificar las ventajas y desventajas del diseBo de mquinas de estados con flip2
flops tipo < y flip2flops tipo Z[.
$.- ATERIALES
(ircuitos Integrados
Pulsadores
=esistencias y condensadores
Punta 'gica
9uente
,.- PREINDORE
'a figura -1este circuito es etre'ado co$o u arc(ivo ae)o e for$ato 'df de
*LTER* PR*+TI+*,&'df# es una mquina de estados que controla dos motores. (ada
una de las salidas activa una accin en los motores de acuerdo a la tabla -/
Salida Accin
_E $ncendido M-
_- <ireccin M-
_. $ncendido M.
_5 <ireccin M.
'a mquina de estados tiene las siguientes caractersticas/
<os entradas P- y PE las cuales consisten en pulsadores con un tiempo alto mayor
que - segundo y menor que . segundos.
$l reloj de la mquina tiene una frecuencia de -Dz. 14pcionalmente puede ser un
pulsador con su antirrebote3.
$l n0mero de estados que maneja la mquina es F, los cuales representan diferentes
combinaciones de las acciones individuales de los . motores, las cuales estn
definidas en la tabla ..
-F-
E+tado Accin
8 'os dos motores se encuentran apagados.
1 Motor - gira a la derec"a, motor . esta apagado.
$ ,mbos motores giran a la derec"a.
4 Motor - esta parado, motor . gira a la izquierda.
5 ,mbos motores giran a la izquierda.
$l n0mero que se encuentra en la columna $stado, representa la combinacin que tienen los
flip flops 1?.,?-,?E3 para esa accin.
!e recomienda utilizar dos motores de H7 reversibles con una configuracin D para el
control de cada uno.
!e deben usar las leds para visualizar el estado en que se encuentra la mquina.
Para el da de la practica se debe traer montado el circuito de la mquina de estados, junto
con el anlisis de la misma1de forma escrita3.
4.- PROCEDIIENTO
$n la prctica se verificar que el montaje realice las secuencias indicadas.
5.- INDORE
=ealizar el diseBo de la mquina de estados que se monto con flip flops Z[.
6.- CONCLUSIONES
<.- .I.LIOGRADVA
-F.
LA.ORATORIO DE LOGICA DIGITAL PRACTICA No <
DISENO/ SIULACI%N I SVNTESIS DE UNA W#UINA DE ESTADOS
DISENADA EN O;DL
1.- O.CETIOOS
Profundizar en el aprendizaje de una "erramienta como ,ltera
,dquirir e#periencias en el diseBo , simulacin de un circuito digital
,prender como se programa un c"ip de ,ltera
,prender a realizar circuitos lgicos en la "erramienta ,ltera, utilizando el lenguaje
7D<'
$.- ATERIALES ! E#UIPOS
'eds, sensores 1puede ser un pulsador3 , etc. requeridas para su diseBo.
Punta 'gica
$ntrenador 'gico
(ables, caimanes
,.- PREINDORE

'a prctica consiste en implementar la mquina de estados de . semforos en un
cruce de . vas ,una principal y otra secundaria, propuesto en clase. 'a mquina
deber ser realizada en 7D<'.
:raiga montado, la circuitera adicional necesaria, leds, resistencias, pulsadores,
circuitos antirebote, etc.
(ompile su programa "asta que este libre de errores, y proceda luego a la
simulacin.
7erifique que su programa obtenga las salidas esperadas, que se cumplen las
condiciones de tiempos de espera para cada estado, as como los cambios de estado
esperado, seg0n la condicin del sensor.

Cuarde en su disquete varias de las simulaciones de su diseBo, de manera que pueda
co)pro'ar el da de la prctica el correcto funcionamiento de su diseBo 1diseBo
que no demuestre estar correcto, no se OquemaP3.

4.- PROCEDIIENTO
!i todo lo anterior se "a cumplido, se proceder a la utilizacin del c"ip
(onecte su c"ip con la circuitera e#terna que trajo para la prctica. =ecuerde tener
-F5
en cuenta las resistencias de proteccin y los valores de corriente source y sin+ del
c"ip. !i es del caso consulte en el manual del mismo
5.- INDORE
=evisar el arc"ivo .=P: , e indicar el porcentaje de 'ogic 6loc+s usadas por su
diseBo
&tilice las "erramientas que ,ltera le ofrece, para determinar el tiempo de reloj
m#imo que su diseBo podra soportar en el c"ip en que se realiz la prctica.
6.- CONCLUSIONES
<.- .I.LIOGRADIA
RECOENDACIONES
&na seBal de reset puede ser necesaria, seg0n su diseBo.
&tilice los datos tipos !:<\'4CI( y !:<\'4CI(\7$(:4= que se encuentran en
la biblioteca I$$$ y que se incluyen 1algo parecido a (, con el include3 con las
lneas/
'I6=,=^ ieee%
&!$ ieee.std\logic\--H8.,''%
&!$ ieee.std\logic\arit".,''%
&!$ ieee.std\logic\unsigned.,''%
:.$.- E3(rcicio+ propu(+to+
-F8
-.2 <iseBe un circuito combinatorio con tres canales ,, 6, ( de 8 bits c]u que realice las
siguientes funciones de acuerdo al estado de dos controles !- y !E, as/
!- !E 9&;(I4;
E E !i 1,L63d-E Jd
( ,L6,
si no ( 6].
E - ( .6 f ,
- E (, L Menor 1,,63
- - !i 6 par Jd (,L-
si no (,2-
..2 <ada la siguiente tabla de funciones y diagrama de bloques, diseBe la lgica
combinacional requerida para los dos bloques de funcin.
!- !E 9uncin
E E 9J (omp .is de 6
E - 9 J , f 6
- E 9 J , L 6
- - 9 J ,
5.2 <iseBe un sistema de visualizacin de 8 dgitos utilizando 0nicamente un decodificador
de 6(< a I segmentos que permita mostrar 8 n0meros ,, 6, (, < e#presados en 6(<.
8.2 &n microprocesador _ME tiene -H bits de direcciones y M bits de datos. 'lene el
siguiente mapa de decodificacin de memoria para 5 bancos de memoria M-, M. y M5 de
8[, .[ y .[ bytes, respectivamente, que comienzan en las direcciones EEEED, -MEED y
.EEED. (oloque las direcciones finales de cada banco.
A15 A14 A1, A1$ A11 A18 ...... A8 Dir(ccion(+ .anco
EEEED2 M-
-MEED2 M.
.EEED2 M5
Para el problema planteado, diseBe el sistema de decodificacin de memoria.
F.2 <iseBo de una ,'& de 8 bits & &na unidad aritmtica y lgica 1,'&3 es un circuito
combinacional que desarrolla microoperaciones lgicas y aritmticas de dos operandos , y
-FF
!- !E
(o
>
!
^
(i
'(
'(
,n
6n
Cn
6 de n bits. 'as operaciones llevadas a cabo por la ,'& son controladas por un grupo de
entradas de seleccin de funcin.
!e debe diseBar una ,'& de 8 bits con 8 entradas de seleccin/ !5, !., !- y !E.
,dicionalmente, algunas funciones son realizadas dependiendo del valor que tome (in. 'as
funciones desarrolladas por la ,'& se muestran en la siguiente tabla.
S, S$ S1 S8 Cin F 8 Cin F 1
E E E E 9 J , 1 :ransferencia 3 9 J , L - 1 Incremento3
E E E - 9 J , L 6 1 !uma 3 9 J , L 6 L - 1 !uma ms - 3
E E - E 9 J , f 6 f - 1 =esta menos - 3 9 J , f 6 1 =esta 3
E E - - 9 J , f - 1 <ecremento 3 9 J , 1 :ransferencia 3
E - E E 9 J , ,;< 6
E - E - 9 J , 4= 6
E - - E 9 J , >4= 6
E - - - 9 J ,i 1complemento3
- E E E 9 J 'ogical s"ift rig"t ,
- E E - 9 J =otate rig"t ,
- E - E 9 J =otate rig"t , )it" carry
- E - - 9 J ,rit"metic s"ift rig"t ,
- - E E 9 J 'ogical s"ift left ,
- - E - 9 J =otate left ,
- - - E 9 J =otate left , )it" carry
- - - - 9 J ,rit"metic s"ift left ,
(on el fin de "acer el diseBo ms manejable se divide el problema en mdulos funcionales 1
por ejemplo/ unidad aritmtica, unidad lgica, unidad de corrimiento a la derec"a y unidad
de corrimiento a la izquierda3 y se multiple#an las salidas de los bloques funcionales. $n
lugar de diseBar una ,'& de 8 bits como un solo circuito, se implementar primero una
,'& de - bit 1bit2slice3 para con base en ella montar el circuito de 8 bits.
H.2 <iseBe un circuito combinatorio que permita ordenar en forma ascendente 5 n0meros de
8 bits cada uno.
I.2 <iseBe un circuito combinatorio que permita determinar si dados 5 n0meros de 8 bits ,,
6 y ( 1los cuales representan 5 lados de ,, 6 y (3 se puede construir con ellos un tringulo.
M.2 <ados dos n0meros , y 6 e#presados en 6(<, visualice en forma $>,(:, el
resultado de la siguiente operacin /
M
5
3 1 ; B A+
.
G.2 7isualice en forma $>,(:, el resultado del promedio de 8 n0meros 6(<
-FH
-E.2 <iseBar un procesador digital sincrnico que reciba en sus entradas ,E a ,I
informacin de un digito en 6(< natural y una orden de operacin !:. ,l producirse dic"a
orden, el sistema "a de realizar las siguientes operaciones/
,lmacenamiento en paralelo de la informacin presente en las entradas ,o a ,I
(omparacin del numero almacenado con otro numero preprogramado en el sistema
e indicacin mediante la salida _- del resultado de dic"a comparacin.
!alida en serie de la informacin a travs de _. si el numero almacenado es menor
que el preprogramado e in"ibicin de dic"a salida en caso contrario.
=ealizadas estas operaciones, el sistema quedara preparado para recibir una nueva orden de
operacin.
--.2 &n procesador digital recibe una orden e#terna de operacin !: y simultneamente dos
n0meros , y 6 en paralelo de M bits codificados en el sistema binario natural
mediante el convenio del complemento a dos con bit de signo. , la recepcin de
dic"a orden el sistema "a de realizar /
Memorizacin de ambos n0meros , y 6 en sendos registros =- y =.
respectivamente.
<eteccin de la paridad de ambos n0meros , y 6.
!i ambos son de paridad par, se realizara la diferencia 62, y el resultado se
almacenara en un nuevo registro =5.
!i cualquiera de los dos n0meros es de paridad impar , se realizara la diferencia ,26
y el resultado se almacenara en =5.
:anto si se "a efectuado la operacin indicada en c3 , como la d3, se realizara la
suma de ,L6 y se almacenara en el registro =..
-..2 <iseBar un procesador digital sincrnico que realice en serie la suma de dos n0meros
binarios , y 6 de oc"o bits cada uno que se presenten a su entrada en paralelo. $l
sistema "a de cumplir las siguientes especificaciones /
,l aplicar tensin al sistema, este permanecer inactivo "asta que se reciba una
orden e#terior de suma !:.
'a operacin de suma se iniciara con !:.
&na vez finalizada la operacin de suma, el sistema quedara preparado para realizar
un nuevo proceso cuando vuelva a recibir la seBal e#terna !:.
-5.2 <iseBar un procesador secuencial sincrnico que realice la multiplicacin de dos
n0meros de cuatro bits codificados en el sistema binario natural por el procedimiento de
desplazamiento. 'as especificaciones de operacin son las siguientes /
,l aplicar tensin al sistema , este permanecer inactivo "asta que se reciba la orden
!:.
&na vez finalizado el proceso, el sistema quedara preparado para realizarlo de
nuevo, cuando vuelva a recibir la orden !:.
-FI
$l multiplicando y el multiplicador se aplicaran en paralelo al sistema y se
almacenaran en sendos registros =- y =.. $l resultado se almacenara en un tercer
registro =5.
-8.2 <iseBar un procesador digital sincrnico que posea una entrada en paralelo de
informacin procedente de dos convertidores anlogo2digitales cuya salida es un
numero positivo codificado en binario natural de M bits.
,l recibir una orden e#terna de inicio !:, el sistema "a de realizar el siguiente proceso /
Memorizar la informacin procedente de ambos convertidores en sendos registros
=S y =.
(omparar con un numero preprogramado ;, la informacin mayor de ambos
convertidores. !i el resultado de esta comparacin indica que el numero comparado
con ; es mayor que el, se activara una alarma y se dar por terminado el proceso.
!i se comparo el contenido de =- con ; se realizara la resta del contenido de =- del
de =. y, si se comparo el contenido de =. con ;, se realizara la resta del contenido
de =. del de =-. $l resultado de ambas operaciones se memorizara.
'a diferencia obtenida en el caso anterior se comparara con el valor m#imo de
todas las diferencias obtenidas en sucesivos procesos y se reemplaza por ella en el
caso de que sea mayor. , continuacin se dar por terminado el proceso y el
sistema quedara a la espera de recibir nuevas ordenes de proceso.
-F.2 <iseBe un procesador digital sincrnico que ordene en forma ascendente tres n0meros
binarios positivos ,, 6 y ( codificados en binario natural de 8 bits.
,l recibir una orden e#terna de inicio !:, el sistema "a de realizar/
=ecibir informacin en paralelo de ,, 6 y ( en tres registros =-, =. y =5
4rdena y visualiza en forma ascendente en los registros =- 2 =. 2 =5 los n0meros
,, 6 y (.
&tilice bus de tres estados. ,l terminar el proceso, el sistema queda "abilitado para una
nueva operacin.
-H.2 <iseBe un cronmetro digital que contabilice minutos y segundos y que posea dos
botones de control !tart]!top y 'ap]=eset. 'as funciones que debe realizar deben ser
idnticas a las de un cronometro convencional.

-I.2 =ealice un procesador digital sincrnico que realice la siguiente microoperacin/
1 9 3 J =- L 1-3 L 1.3 L 153.
al recibir una orden e#terna de inicio !:. $l sistema debe realizar /
Previamente se "an de cargar los valores en las posiciones de memoria 1-3, 1.3 y 153
1contenidos de memoria en las posiciones -,.,53.
$l resultado de la operacin se debe almacenar en la direccin de memoria 9.
,l terminar el proceso, el sistema queda "abilitado para una nueva operacin.
-M.2 <iseBe un circuito digital que controle la apertura de una cerradura mediante el ingreso
-FM
de un n0mero de 8 dgitos decimales en estricto orden. $l circuito permite que el usuario
cometa dos errores "abilitando el sistema despus de activarse el indicador luminoso de
O:eclee nuevamenteP. !i falla por tercera vez el sistema activa una alarma durante un
tiempo de 5E segundos. 'gicamente, en cualquier intento al teclear correctamente la clave
se activar la apertura de la puerta.
-G.2 =ecuerda el famoso juego de picas y fijasA . <iseBe un circuito que permita averiguar
un n0mero clave de 8 dgitos decimales no repetidos. $l jugador teclea los 8 dgitos en
forma continua despus de lo cual el circuito le informa/ el n0mero de picas 1dgitos que
pertenecen a la clave pero no estn en posicin3, n0mero de fijas 1dgitos en posicin3 y el
n0mero de intentos. $l juego finaliza una vez "a sido encontrado el n0mero mostrando 8
fijas E picas y el n0mero de intentos realizados.
-FG