Universidad Nacional de Misiones

Ingeniera Electrnica
Tcnicas Digitales 2
Informe de Trabajo Prctico N 1
Memorias y Mapeo de Memoria para Sistemas de
Microcmputo
Autores: Grupo N 6
HOFF, Romina A.
KRUJOSKI, Matas G.


Profesores Responsables:
Ing. Kairiyama, Juan C.
Ing. Fernandez, Guillermo A.
Ing. Gross, Juan P.
Sr. Zacaras, Guillermo
Sr. Moravicki, Rodrigo A.
Srta. Viera Marcela E.

Ober, Misiones
2014
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Ejercicio 1)
Para una memoria que posee una capacidad de 32Kx16, se pide:
a) Cuntas palabras puede almacenar?
La indicacin de la memoria disponible est explcitamente describiendo la capacidad de
la misma; ya que, lo que la caracterstica fundamental de cualquier bloque de memoria
es su capacidad. As, se tiene que una memoria de 32K puede almacenar la cantidad de
palabras dada por la ecuacin (1.1).

= 32 = 32768
(1.1)

b) Cul es el nmero de bits por cada palabra?
Las indicaciones del bloque de memoria analizado tambin especifican la longitud de la
palabra binaria, o sea, la cantidad de bits de memoria que se puede almacenar cada una
de las posiciones disponibles; esto se destaca en la ecuacin (1.2).

= 16
(1.2)

c) Cuntos bits puede contener en su totalidad?
En consecuencia, la cantidad total de unidades binarias de informacin (bit) que podr
almacenar el bloque de memoria analizado est dada como el producto entre la longitud
de palabra y la cantidad total de palabras que puede manejar el chip; como se presenta
en la ecuacin (1.3).

= (16 ) (32768) = 524288
(1.3)

d) Cuntas direcciones existirn para ubicar a las palabras de memoria?
Cada posicin de memoria debe ser identificable de forma nica; por lo tanto, cualquier
bloque de memoria, sin importar su tecnologa y/o aplicacin, requiere tantas direcciones
como posiciones de memoria dispone. En consecuencia, el bloque analizado debe
disponer de tantas direcciones como posiciones dadas en la ecuacin (1.4).

= = 32768

4000

(1.4)

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De modo que el bus de direcciones de ste chip tendr una longitud binaria dada por la
expresin (1.5).

= log
2
( 32768) = 15
(1.5)

Ejercicio 2)
Para dos dispositivos de memoria distintos, cuyas capacidades son M1=8Kx8 y
M2=1Mbyte, considerando que la informacin ser almacenada en palabras de 1 byte,
determinar:
a) Cuntas lneas posee su bus de datos?
b) Cuntas lneas posee su bus de direcciones?
c) Cul es la capacidad en bits y en bytes?

Resolucin
a) El bus de datos posee 8 lneas.
b) La memoria 1 posee 8*1024 direcciones, por lo tanto el nmero de lneas que
posee el bus de direcciones esta dado por la siguiente ecuacin.
2 2
N de lineas=log (nde direcciones)= n de lineas de M1=log (8.1024)=13 (2.1)

El nmero de lneas que posee la memoria 2 ser:
2
n de lineas de M2=log (1024.1024)=20 (2.2)

c) La memora 1 cuenta con una capacidad de:
capacidad de M1=8.1024=8192 bytes (2.3)

capacidad de M1=8.1024.8=65536 bits (2.4)

La memoria 2 cuenta con una capacidad de:
capacidad de M2=1024.1024=1048576 bytes (2.5)

capacidad de M2=1024.1024.8=8388608 bits (2.6)

Ejercicio 3)
Cul es la capacidad en bits y en bytes para una memoria que posee 32 lneas para el
bus de direcciones y 16 para el bus de datos?

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La longitud binaria del bus de direcciones permite conocer la cantidad mxima de
palabras o posiciones que puede contener la memoria, como se presenta en la (3.1).

= 2
32
= 4.294.967.296
(3.1)

Teniendo en cuenta que el byte se define como una agrupacin o palabra binaria de 8
bits de longitud, se evidencia que ste bloque podr almacenar 2 bytes en cada posicin,
porque puede almacenar palabras de 16 bits. De modo que, la capacidad total en bytes
de ste bloque de memoria est dado por la ecuacin (3.2).

= 2 = 2 2
32
= 8.598.934.592 8
(3.2)

Ejercicio 4)
Para una memoria que almacena 4K palabras de 8 bits cada una:
a) Cuntas lneas de entrada/salida posee el bus de datos?
b) Cuntas lneas de direccin posee el bus de direcciones
c) Cul es su capacidad en bytes y en bits?

Resolucin
a) Para la memoria dada, el bus de datos posee 8 lneas de entrada salida.
b) El nmero de lneas que posee la memoria es:
2
n de lineas de M=log (4.1024)=12 (4.1)

c) La memora dada cuenta con una capacidad de:
capacidad de M=4.1024=4096 bytes (4.2)

capacidad de M=4.1024.8=32768 bits (4.3)


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Ejercicio 5)
Para el decodificador de la Figura 5.1, determinar el rango y la cantidad de memoria
seleccionable con las salidas indicadas. El bus de direcciones al que se conecta, posee
10 lneas. Dibujar el mapa de memoria correspondiente.


Figura 5.1: Esquema de decodificador de direcciones

Segn las especificaciones, el decodificador presentado est conectado a los 2 bits ms
significativos de un bus de 10 bits; asumiendo que los 8 bits menos significativos del
sistema sern conectados como lneas del bus de direcciones a los chips de memoria,
cada uno de stos podr tener una cantidad mxima de posiciones de memoria dada por
la expresin (5.1).

= 2
8
= 256
(5.1)

Por su parte, el decodificador posee 2 bits de entrada, en consecuencia puede manejar
una cantidad mxima de chip de memoria dada por la ecuacin (5.2).

= 2
2
= 4
(5.2)

En consecuencia, la cantidad mxima de posiciones de memoria que podr manejarse
con la configuracin propuesta queda determinada con el producto de la capacidad
mxima de direccionamiento de cada chip por la cantidad mxima de chips manejables;
como se exhibe en la expresin (5.3).

= 256 4 = 1024
(5.3)

Con stos resultados se puede graficar el mapa de memoria para el dispositivo
analizado; como se presenta en la Figura 5.2.
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Direccin Bloque
000
CS1
0FF
100
CS2
1FF
200
CS3
2FF
300
CS4
3FF

Figura 5.2: Mapa de Memoria

Cada uno de los cuatro bloques/chips presentados en el mapa de memoria tiene la
capacidad mxima dada por la expresin (5.1), es decir 256 palabras; por lo que
disponindolos consecutivamente pueden obtener la capacidad total de 1024 posiciones
manejable mediante el decodificar de 2 bits presentado, para un microcontrolador con
10 bits de bus de direcciones.

Ejercicio 6)
Determinar el rango de direcciones para los cuales se activan las salidas Y0 a Y7 del
decodificador de la Figura 6.1, conectado a un microprocesador con 16 lneas de
direcciones. Dibujar el mapa de memoria correspondiente.


Figura 6.1: Diagrama del decodificador 74LS138

Resolucin
En la Tabla 6.1 se presenta el mapa de memoria, donde se indican los rangos en los
cuales se activan los distintos chips select. Tambin se indican los rangos de memorias
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que no pueden ser seleccionados, debido a que con ciertas combinaciones lgicas, las
entradas de habilitacin se encuentran desactivadas

Tabla 6.1: Mapa de memoria
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RANGO

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000 Memoria no
seleccionable
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFF
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000 rango de memoria
seleccionada por Y0
0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 47FF
0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 4800 rango de memoria
seleccionada por Y1
0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 4FFF
0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 5000 rango de memoria
seleccionada por Y2
0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 57FF
0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 5800 rango de memoria
seleccionada por Y3
0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 5FFF
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 6000 rango de memoria
seleccionada por Y4
0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 67FF
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 6800 rango de memoria
seleccionada por Y5
0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 6FFF
0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 7000 rango de memoria
seleccionada por Y6
0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 77FF
0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 7700 rango de memoria
seleccionada por Y7
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 7FFF
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8000 Memoria no
seleccionable
1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 BFFF
1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 9000 Memoria no
seleccionable
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFF


Ejercicio 7)
Disear un sistema decodificador, utilizando nicamente circuitos integrados del tipo
74LS139, que permita seleccionar concretamente los dispositivos de memoria detallados
en la Tabla 7.1.
Tabla 7.1: Detalle de los dispositivos de memoria
Dispositivo Ubicacin
Memoria RAM1 16Kb*8 0000
Memoria RAM2 16Kb*8 A continuacin de la anterior
Memoria EPROM 8Kb*8 Hasta FFFF

El tamao de las memorias tipo RAM define que el bus de direcciones de la misma posee
14 lneas; en tanto que el chip EPROM requerir un bus de direcciones de 13 bits. Sin
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embargo, en la descripcin de las ubicaciones para cada uno de estos chips, se aprecia
que la direccin posee cuatro dgitos hexadecimales; de ello, se deduce que el bus de
direcciones del microcontrolador que utilizar estas memorias posee 16 bits, lo que le
confiere una capacidad mxima de direccionamiento para 64KB. En consecuencia, se
evidencia que habr ubicaciones de memoria sin asignar, porque todos los dispositivos
disponibles, entre RAM y EPROM, suman un total de 40KB. De esta forma, operando
con las direcciones hexadecimales y los tamaos de cada dispositivo, se puede construir
el mapa de memoria presentado en la Figura 7.1.

Direccin Bloque
0000
RAM1
CS1

3FFF
4000
RAM2
CS2

7FFF
8000
N/A
DFFF
E000
EPROM1
CS3

FFFF

Figura 7.1: Mapa de Memoria

En el mapa de memoria presentado se evidencia que el espacio entre las direcciones
8000h y 7FFFh, con una capacidad de 14KB, queda sin asignar en sta configuracin.

Suponiendo que los pines chip select de los dispositivos de memoria son activos en bajo
en caso contrario podr simplemente negarse la salida del decodificador propuesto- las
direcciones de memoria de los lmites de cada dispositivo, es decir, sus rangos pueden
ser convertidas directamente a su equivalente binario en el bus de direcciones de 16 bits
considerado para el microcontrolador, y de ste modo evidenciar la funcin que deber
desempear cada uno de los decodificadores. Esto se presenta en la Figura 7.2.

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A15 A12 A8 A4 A0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
CS1=0
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
CS2=0
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
CS3=0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
Figura 7.2: Detalle binario de direcciones de Memoria

Del diagrama de la Figura 7.2 se pueden deducir la funciones binarias para cada uno de
los chip select que se detallan en las expresiones (7.1) a (7.3).

1 =
14
+
15

(7.1)

2 =
14

+
15

(7.2)

3 =
14

+
15

(7.3)

Por su parte, el integrado 74LS139 se trata de un doble demultiplexor de 2 a 4 lneas;
cuyo funcionamiento queda descripto por la tabla de verdad incluida en la Figura 7.3.


Figura 7.3: Tabla de verdad para el 74LS139
Segn las ecuaciones binarias deducidas previamente para el decodificador a disear,
las nicas variables intervinientes en ste son los dos bits ms significativos del bus de
direcciones. Por lo tanto, tomando stos como entradas del demultiplexor y considerando
su tabla de verdad, se puede implementar el circuito recurriendo nicamente a uno de
los dos demultiplexores disponibles en un chip 74LS139. El esquema de conexionado se
presenta en la Figura 7.4.
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G
A
B
Y
Y
Y
Y
0
1
2
3
A
14
A
15
CS1
CS2
CS3

Figura 7.4: Esquema de conexin para un demux del 74LS139

Ntese que el decodificador requerido para manejar los tres bancos de memoria
presentados es implementado con un nico demux de un chip 74LS139; siendo evidente
la eficiencia desde el punto de vista energtico y los beneficios en cunto a velocidad de
ejecucin del circuito.

Ejercicio 8)
Utilizando los integrados 74LS138 74LS139, disear el decodificador para una
microcomputadora que utiliza un microprocesador capaz de direccional 64K posiciones
de memoria de 8 bits cada una. El micro se encuentra conectado a los dispositivos
indicados en la siguiente tabla

Tabla 8.1: Dispositivos de la microcomputadora
Dispositivos Direcciones
Memoria RAM (datos), tipo MCM6264C A partir de 0000h
Memoria EEPROM (datos), tipo X28C64 A partir de 2000h
Memoria EPROM (programa), tipo
AM27C128
Hasta FFFFh

Resolucin
Debido a los dispositivos a manejar y la cantidad de lneas, se utilizara el integrado
74LS138. Antes de realizar el mapa de memoria, se esquematiza en la Figura 8.1como
se ubicarn los distintos dispositivos y las direcciones de memoria que utilizarn.

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RAM
MCM6264C
0000
1FFF
EEPROM
X28C64
2000
3FFF
Memoria fantasma 4000
DFFF
EPROM
AM27C128
E000
FFFF

Figura 8.1: disposicin de los bloques de memoria

Una vez definidos las direcciones de memoria que utilizar cada bloque, se realiza el
mapeo de la memoria, como lo indica la Tabla 8.2.

Tabla 8.2: Mapa de memoria
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RANGO

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000 MEMORIA
RAM
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFF
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2000 MEMORIA
EEPROM
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFF
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000
MEMORIA
FANTASMA
: : : : : : : : : : : : : : : : :
1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 DFFF
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 E000 MEMORIA
EPROM
1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 FFFF

Una vez armado el mapa de memoria, se ha notado que los 3 primeros bits ms
significativos, son los que determinan la activacin de cada una de las memoria. En la
Tabla 8.3 se expone lo dicho anteriormente. Los distintos chips select son activos en bajo
de acuerdo a la combinacin lgica de las entradas A15, A14 y A13.

Tabla 8.3: Activacin de los CS
A15 A14 A13 CS1 CS2 CS3
0 0 0 0 1 1
0 0 1 1 0 1
0 1 0 1 1 1
0 1 1 1 1 1
1 0 0 1 1 1
1 0 1 1 1 1
1 1 0 1 1 1
1 1 1 1 1 0

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Finalmente, en la Figura 8.2 se presenta el diagrama de conexin de las memorias al
microprocesador, a travs del decodificador.

MICRO
(MSB)A15
(LSB)A0
Bus de datos [8]
CS1 CS2 CS3
R/W
R/W R/W R/W
(LSB)CS1
IN
OUT
Dec.
74ALS138
(MSB)CS3
[8] [8] [8]
28 64
EEPROM
X C
EPROM
AM27C128
RAM
MCM6264C


Figura 8.2: Diagrama de conexin de memorias con el microprocesador

Ejercicio 9)
Disear el decodificador de una microcomputadora que utiliza un microprocesador con
bus de direcciones de 16 bits conectado a los dispositivos detallados en la Tabla 9.1.
Para el diseo utilizar los circuitos integrados 74LS138 74LS139. Realizar un diagrama
en bloques que indique la interconexin de los dispositivos.

Tabla 9.1: Detalle de los dispositivos de memoria
Dispositivo Ubicacin
Memoria SRAM (datos) MCM6264C 0000
Unidad E/S R6522 (16 posiciones) C000
Memoria EPROM (programa) AM27C64 Hasta FFFF

Consultando las hojas de especificaciones de los dispositivos enunciados previamente,
se identifican sus caractersticas tcnicas fundamentales, las cuales se resumen en la
Tabla 9.2.

Tabla 9.2: Especificaciones de los dispositivos de memoria
Dispositivo Tamao
Ancho Bus
direcciones
SRAM; datos 8 kB 13 bit
Unidad E/S 16 b 4 bit
EPROM; programa 8 kB 13 bit

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Contemplando las especificaciones expuestas previamente para los dispositivos
perifricos de microcomputador diseado, se puede construir el mapa de memoria
presentado en la Figura 9.1.
Direccin Bloque
0000
SRAM
8k x8

1FFF
2000
N/A
BFFF
C000
VIA
16 x8

C00F
C010
N/A
DFFF
E000
EPROM
8k x8

FFFF

Figura 9.1: Mapa de Memoria

Las direcciones presentadas en el mapa de memoria pueden ser convertidas a sus
respectivos equivalentes binarios, con el fin de evidenciar el funcionamiento que debe
ofrecer el circuito decodificador a disear; esto se exhibe en la Tabla 9.3.

Tabla 9.3: Representacin binaria de las direcciones de memoria
A15 A12 A8 A4 A0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
SRAM
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
VIA
1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
EPROM
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Con las especificaciones de funcionamiento deducidas para el circuito decodificador; se
puede establecer el diseo elctrico del mismo a travs del diagrama de bloques
presentado en la Figura 9.2.

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EPROM
8kb x8
VIA
16b x8
SRAM
8kb x8
uC
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CS CS CS
74LS138
C
B
A
G1
G2
VCC
x13 x4 x13
x8
x8
Data bus
Address bus
A13
A14
A15

Figura 9.2: Esquema de conexin para decodificador propuesto

Ejercicio 10)
Utilizar los circuitos integrados 74LS138 y/o 74LS139 para disear un decodificador que
permita seleccionar los siguientes dispositivos en un mapa de memoria. La memoria
EPROM deber ubicarse en la zona alta del mapa para alojar el llamado vector de
RESET (y otros vectores) del microprocesador MC6809. El vector de reset utiliza las
posiciones FFFEh y FFFFh de la memoria de programa.
- Una memoria EPROM del tipo M27128A, donde se almacena un programa que
el microprocesador ejecutar.
- Una memoria RAM del tipo MCM6264C, donde se guardarn datos variables.
- Una memoria EPROM del tipo TMS2708, donde se almacenan datos
permanentes.
- Una puerta de E/S tipo R6522, para interconectarse con otros dispositivos.
Realizar un diagrama en bloques que indique la interconexin de los dispositivos (incluir
el microprocesador).

Resolucin
Antes de realizar el mapa de memoria, se esquematiza en la Figura 10.1 como se
ubicarn los distintos dispositivos y las direcciones de memoria que utilizarn. Cada
bloque de memoria est dividido en fracciones de 8K

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RAM
MCM6264C (8k)
0000
1FFF
EEPROM
TMS2708 (1k)
2000
3FFF
Puerta de E/S
R6522 (16 pos.).
4000
5FFF
Memoria fantasma 6000
BFFF
EPROM
AM27C128

Reset
C000
DFFF
E000
FFFF

Figura 10.1: disposicin de los bloques de memoria

En la Tabla 10.1 se aprecia el mapa de memoria correspondiente.
Tabla 10.1: Mapa de memoria
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RANGO
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000 RAM
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFF 8k
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2000 EPROM
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFF 1K
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000 E/S
0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 5FFF 16 pos
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 6000 memoria
: : : : : : : : : : : : : : : : fantasma
1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 BFFF
1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 C000 EPROM
1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 DFFF
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 E000 16bit
1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 FFFF

Una vez armado el mapa de memoria, se procede a realizar una tabla reducida, donde
se indica la activacin de los distintos chips select, segn la combinacin lgica de los 3
bits ms significativos de las entradas.

Tabla 10.2: Activacin de los CS
A15 A14 A13 CS1 CS2 CS3 CS4
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 1
1 0 0 1 1 1 1
1 0 1 1 1 1 1
1 1 0 1 1 1 0
1 1 1 1 1 1 0
Tcnicas Digitales 2 FI - UNaM TP N 1
HOFF KRUJOSKI Pgina 17 de 17

A partir de la tabla simplificada, de activacin de los chips select, se realiza el siguiente
diagrama de conexin entre el microprocesador y las memorias.
MICRO
(MSB)A15
(LSB)A0
Bus de datos [8]
CS1 CS2 CS3
R/W
R/W R/W R/W
(LSB)CS1
IN
OUT
Dec.
74ALS138
[8] [8] [8] [8]
R/W
CS4
EPROM
TMS278
(1kx8)
Reset Reset Reset Reset
MSB
Y7 Y0
EPROM
M27128A
(16kx8)
SRAM
MCM6264C
(8kx8)
R6522
16 Posic.

Figura 10.2: disposicin de los bloques de memoria