UNIVERSIDAD NACIONAL DE INGENIERA

FACULTAD DE INGENIERA ELCTRICA

Y ELECTRNICA


INFORME PREVIO LABORATORIO N1

CURSO:
Microelectrnica

ALUMNO:
Soto Melndez, Piero Axel
CDIGO:
20100100A

FECHA DE PRESENTACIN:
03/05/2014

1.- Presentar en el laboratorio el LAYOUT realizado del inversor (inv.msk). Considerar para
el layout el esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar de
conseguir un layout de dimensiones mnimas.



























Fig.1

La Figura 1, muestra la configuracin de un inversor en la que se puede lograr ver las secciones de
los dos transistores con un corte vertical, adems se cumpli las reglas de diseo y dimensiones
mnimas. Se observa que el p-MOS se encuentra por encima del n-MOS.

Se mostrar en la Fig.2 la vista que se logra haciendo corte vertical y observaremos la seccin del
inversor, usaremos el comando Procces Section in 2D.



Fig.2

Tambin mostraremos en la Fig.3 la vista en 3D, usando el comando Process Step in 3D

















Fig. 3
2. Para el LAYOUT del inversor, hallar las dimensiones (W/L) de los transistores, la
frecuencia mxima de operacin y dar respuesta escrita a todas las interrogantes de la
gua que estn arriba planteadas. En el laboratorio pide responder dichas preguntas.

Toda la informacin de las caractersticas del transistor se obtiene usando el comando Make Spice
Files. En la Figura 4 se muestra la ventana que se obtiene al usar este comando, con el cual
podemos hallar las dimensiones de los transistores.















Fig. 4

En la seccin de MOS devices tenemos los siguientes valores:

W=0.75um y L=0.25um (1)
Entonces podemos obtener:

= 3 (2)

Como nos piden hallar la mxima frecuencia de operacin debemos ver la simulacin del trabajo
del inversor, la simulacin se muestra en la Fig. 5.

De la simulacin se obtiene los tiempos de subida y bajada:

ts = 8ps (3)
tb = 16ps (4)

























Fig. 5

La frecuencia mxima a la que puede operar el inversor se halla invirtiendo el tiempo de
propagacin que es el promedio del tiempo de subida y el tiempo de bajada. As:

tp= (t
subida
+ t
bajada
)/2 (5)

De los resultados (3) y (4) obtenemos:
tp = 12ps (6)

Entonces la frecuencia mxima ser:
fmax=

=83.3 GHz (7)

Respuestas a preguntas:

a) Puedes identificar el NMOS y el PMOS en la formacin de las capas en las vista 3D?

Si revisamos el proceso de la colocacin de capas conseguida en la vista 3D (Fig.3), se pueden
extraer dos pasos importantes para el reconocimiento de los transistores, como se muestra en las
Fig.6 y Fig.7






















Fig. 6

La Fig.6 muestra el primer paso del armado, en el que se coloca el sustrato de difusin N (color
verde) el cual pertenece al pMOS.

La Fig. 7 consiste en el armado habiendo llegado hasta el paso 5, en el cual ya se han colocado el
polisilicio y los implantes de N y P claramente diferenciado con colores verde y mostaza
respectivamente.



























b) En el fichero Spice hay dos transistores, pero, hay algo ms? Sabra decir que origen
tienen esos elementos? Influyen en ellos el layout?

En la Fig.4 se observa que adems de las caractersticas de los transistores, aparecen capacitancias
con valores del orden de los fF (femtofaradios). Estas capacitancias se pueden explicar con el
hecho de que las capas metlicas colocadas estn separadas una distancia mnima lo cual, al haber
una diferencia de potencial, genera un campo elctrico, y por lo tanto una capacitancia. Al ser
estas placas de rea pequea, se genera una capacitancia pequea. Cabe mencionar que, como
son placas paralelas su capacitancia viene regida por la siguiente expresin:

C=

(8)
Dnde:
A: rea de las placas.
d: distancia entre las placas.
: permitividad elctrica del medio.

Se puede advertir, que si se quiere evitar que estas capacitancias afecten mucho al transistor se
debe hacer lo ms pequeo posible el rea de las capas.

3. Extraer la descripcin CIR (Spice) y la descripcin CIF (CaltechIntermediateForm) del
inversor. En cada caso establecer las reglas principales de sintaxis y describir sus
contenidos. Buscar en internet la informacin necesaria.

Extraccin del archivo .CIR:
Mediante la opcin Make Spice File obtenemos la siguiente ventana, donde nos
aparecer el cdigo .cir de nuestro inversor.













El cdigo generado es:

CIRCUIT D:\Piero\2014-1\Microelectronica\uE\mw2\Microwind2 beta\inversor.MSKLa
primera lnea es ignorada por Spice. Suele ser el ttulo o un comentario
sobre el circuito
* Se pueden aadir comentarios, empezando la lnea con un asterisco
* IC Technology: ST 0.25m - 6 Metal
* SPICE no diferencia letras maysculas de minsculas, aunque es
recomendable colocar los nombres de los elementos en maysculas
VDD 1 0 DC 2.50 La fuente tiene nombre VDD, 1 y 0 son los nudos entre los
que est la fuente, DC es el tipo de fuente y 2.50 indica el valor de la fuente.
VVin 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) Anlogamente VVin es
el nombre de la fuente, 5 y 0 son los nudos entre los que est la fuente,
PULSE es el tipo de fuente y los nmeros que estn entre parntesis los
parmetros que definen la fuente.
*
* List of nodes
* "Vout" corresponds to n3
* "Vin" corresponds to n5
*
* MOS devices
MN1 0 5 3 0 TN W= 0.75U L= 0.25U Primero va el nombre del transistor, los
nodos entre los que va, luego el tipo de transistor, en este caso TN es un
transistor NMOS, al final van las dimensiones W y L del transistor.
* MP1 3 5 1 1 TP W= 0.75U L= 0.25U

C2 1 0 2.455fF Capacitancias inherentes al layout debido a la separacin de
los contactos metlicos.
C3 3 0 1.094fF La notacin es: primer va el nombre de la capacitancia, 3 y 0
son los nodos entre los que se encuentra, al final va el valor de la
capacitancia.
C5 5 0 0.160fF
*
* n-MOS Model 3 :
*
MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 Especificaciones del modelo
del transistor NMOS
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p Una lnea no puede contener ms de 80
caracteres. Se puede completar una sentencia en varias lneas comenzando
las lneas adicionales con el signo +.
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.000U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0 Indica la temperatura de simulacin
.TRAN 0.80PS 5.00N Indica que se va a realizar un anlisis transitorio,
respuesta del circuito en funcin del tiempo
.PROBE Sirve para generar un fichero (de extensin .dat) donde se guardan
los resultados de los anlisis en formato binario. Posteriormente, estos
resultados se pueden representar grficamente con el programa Probe.
.END Indica el final de programa

Extraccin del archivo .CIF:
Mediante la opcin Make Cif File obtenemos la siguiente ventana, donde nos
aparecer el cdigo .cir de nuestro inversor.



















Los archivos CIF (Caltech Intermediate Form) proporcionan informacin sobre los
componentes del diseo que grficamente se realizan en base a figuras
geomtricas como polgonos y lneas de los cuales se definen las coordenadas de
cada uno de sus vrtices.

El cdigo generado es:

( File : "D:\Piero\2014-1\Microelectronica\uE\mw2\Microwind2 beta\inversor.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 25/04/2014,11:51:50 p.m.)

DS 1 1 1;

9 topcell; El comando 9 declara el nombre de una celda como topcell
L 1; El comando L coloca la capa de mscara que se utilizar para toda la
geometra posterior
P -4375,5375 -2125,5375 -2125,8875 -4375,8875; Comando para crear un
polgono. Los polgonos deben tener al menos tres puntos. Un polgono
cualquiera de ms puntos es aceptado.
L 19;
P -3400,2850 -3100,2850 -3100,3150 -3400,3150;
P -3400,6350 -3100,6350 -3100,6650 -3400,6650;
P -3400,7600 -3100,7600 -3100,7900 -3400,7900;
P -3400,7600 -3100,7600 -3100,7900 -3400,7900;
P -3400,4100 -3100,4100 -3100,4400 -3400,4400;
P -3900,8350 -3600,8350 -3600,8650 -3900,8650;
P -3400,6350 -3100,6350 -3100,6650 -3400,6650;
P -3400,4100 -3100,4100 -3100,4400 -3400,4400;
L 13;
P -4750,3500 -4500,3500 -4500,7000 -4750,7000;
P -5000,5250 -4750,5250 -4750,5500 -5000,5500;
P -4500,3500 -2500,3500 -2500,3750 -4500,3750;
P -4750,7000 -2500,7000 -2500,7250 -4750,7250;
L 23;
P -3875,7375 -2000,7375 -2000,8125 -3875,8125;
P -3875,2625 -2000,2625 -2000,3375 -3875,3375;
P -4125,8125 -3375,8125 -3375,8875 -4125,8875;
P -2875,5125 -2250,5125 -2250,5625 -2875,5625;
P -3625,3875 -2875,3875 -2875,6875 -3625,6875;
L 2;
P -3625,2625 -2875,2625 -2875,3500 -3625,3500;
P -4125,8125 -3375,8125 -3375,8875 -4125,8875;
P -3625,3500 -2875,3500 -2875,3750 -3625,3750;
P -3625,3750 -2875,3750 -2875,4625 -3625,4625;
P -3625,7250 -2875,7250 -2875,8125 -3625,8125;
P -3625,6125 -2875,6125 -2875,7000 -3625,7000;
P -3625,7000 -2875,7000 -2875,7250 -3625,7250;
L 16;
P -3875,2375 -2625,2375 -2625,3750 -3875,3750;
P -4375,7875 -3125,7875 -3125,9125 -4375,9125;
P -3875,3250 -2625,3250 -2625,4000 -3875,4000;
P -3875,3500 -2625,3500 -2625,4875 -3875,4875;
L 17;
P -3875,7000 -2625,7000 -2625,8375 -3875,8375;
P -3875,5875 -2625,5875 -2625,7250 -3875,7250;
P -3875,6750 -2625,6750 -2625,7500 -3875,7500;
L 60;
EL comando 94 coloca la etiqueta Vout en direccin
2250,5500
94 Vin -4875,5375;
94 Vdd -3500,8750;
94 Vdd -2000,7750
94 Vin 2250,2875;
94 Vss -2000,2875;
94 Vout -2250,5250;
DF; Para terminar la definicin de una subrutina
C 1; El comando C invoca una coleccin de otros estados que han
sido empaquetados con DS y DF
E Indica el final del archivo

4. Para circuitos digitales CMOS mostrados en las Figuras 1,2,3. Analizar y hallar la funcin
lgica de salida de los circuitos. Presentar el LAYOUT como mnimo de UNO de ellos y
corroborar su funcin lgica mediante simulacin. Medir el AREA del layout y hallar la
frecuencia MXIMA de operacin.

CIRCUITO I:












Obtenemos la siguiente tabla para la funcin F.
S In1 In2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

Obteniendo la expresin reducida de la funcin F, por cualquier mtodo
obtenemos:

Construyendo el circuito en el programa Microwind 2, obtenemos


































La frecuencia mxima a la que puede operar el inversor se halla invirtiendo el
tiempo de propagacin que es el promedio del tiempo de subida y el tiempo de
bajada. As:

tp= (tsubida + tbajada)/2

De los resultados (3) y (4) obtenemos:
tp = 19ps

Entonces la frecuencia mxima ser:
fmax=

=52.63 GHz

Para hallar el rea usamos el comando Measure Distance:

rea =97x75x10
-12
m
2
=7.310
-9
m
2

CIRCUITO II:























Realizando la simulacin:






















Entonces la frecuencia mxima ser:
fmax=

=11.36 GHz

rea = 91x147x10
-12
m
2
= 1.33x10
-8
m
2