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QUELQUES CIRCUITS SEQUENTIELS

1 - La Bascule Reset-Set (RS)

R(eset)
S1

Y y

∆t
S2
S(et)

l Graphe
10 Reset sans effet 10
01

À 00 ­
Maintient

11
01

00

°
Set 10 01 Reset
e
ir
o
it
s
n
ra

11
T

10
Maintient

00

¯ 10
®
01 Set sans effet 01

l Matrice des phases et tableau des sorties

RS
00 01 11 10 s1s2
état
1 1 2 * 4 10

2 1 2 5 * 10
s 1 = s2
3 3 2 * 4 01

4 3 * 5 4 01

5 * 2 5 4 00

Structure des Ordinateurs S

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l Matrice réduite

RS
00 01 11 10
état
a 1 2 5 4

b 3 2 5 4

l Equation de Y et matrice de l'excitation

RS
y 00 01 11 10

Y = (y + R).S 0 0 0 0 1

1 1 0 0 1

l Equations de sortie et matrice de sortie


RS
y 00 01 11 10

s1 = y + R
0 10 10 00 00
s2 = y
1 01 01 01 01

l Représentation standard

R R
Q Q

Q Q
S S

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l Comportement

R
Q

Q
S

|0 |1000 |2000 |687.5 |750

i n p u t R(eset)

Grossissement : x 16

input S(et)

output Q ∆t

o u t p u t ¬Q

R
Q

Q
S

|1000 |2000 |1937.5 |2000

i n p u t ¬R(eset)

input ¬S(et)

output Q

o u t p u t ¬Q

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l Un autre modèle
Y1 y1
e1
∆1t s1

∆2t s2
e2
Y2 y2

l Graphe
01 Reset sans effet 01
10

­ 00 ®
Maintient

11
10

00

À
Set 01 10 Reset

e
ir
o
it
s
n
ra

11
T

01
Maintient

00

° 01
¯
10 Set sans effet 10

l Matrice des phases et tableau des sorties


RS
00 01 11 10 s1s2
état
1 * 5 1 3 00

2 2 5 * 3 01

3 2 * 1 3 01
s 1 = s2
4 4 5 * 3 10

5 4 5 1 * 10

e1e2
00 01 11 10
états
a * 5 1 3
l Matrice réduite :
b 2 5 1 3

c 4 5 1 3

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l Equations et matrice des excitations :
e1e2
y1y2 00 01 11 10

00 11 10 00 01
Y1 = e1 + y2
01 01 00 00 01

Y2 = e2 + y1 11 00 00 00 00

10 10 10 00 00

l Equations de sortie : s1 = y1 et s2 = y2

l Conclusion

+ Les états stables ne dépendent pas du modèle choisi, mais

uniquement des fonctions logiques et du nombre maximal de

boucles de retour.

e1
s1 = e1 (e2 + s)

e2
s2 = e2 + s
s

Bascule RS dépourvue de retard (y = Y)

e e s s s
1 2 1 2

s = s
0 0 0 0 1 1

s = s
0 0 1 1 0 1

s ≠ s
0 1 0 1 0 1

0 1 1 1 0 s = s
1

1 0 0 0 1 s = s
1

1 0 1 0 0 s ≠ s
1

1 1 0 0 0 s = s
1

1 1 1 0 0 s ≠ s
1

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2 - La Bascule JK

La bascule RS comporte un état “indésirable” atteint

lorsque les entrées R et S sont simultanément

sollicitées. Les deux sorties sont alors nulles.

Si les entrées retombent simultanément à 0, le

système va osciller.

|0 |250 |500

i n p u t R(eset)

input S(et)

output Q

o u t p u t ¬Q

Afin d'éviter ce comportement, on préfère la bascule JK

qui n'est autre qu'une RS dont les entrées sont filtrées

afin de n'autoriser un Set que si Q = 0 (Q\ = 1) et un

Reset que si Q = 1.

S
Q
J

Bascule JK

K Q
R

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Soit, pour dans un soucis d'homogénéité des composants :

J
Q

Bascule JK

réalisée en NAND

D'où le montage sur un circuit SN74LS01

K Q

+Vcc

Ce bistable JK permet de réaliser des éléments mémoire à

3 entrées :

Set (Mise à 1), Reset ( Mise à 0), Comp (Complémentation)

Reset
J Q

Comp

K Q
Set

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Jacques Guizol J

3 - Les Bascules “D”

3.1 - Le “Latch”

Les motivations qui ont conduit à la bascule JK

peuvent se résumer ainsi eu égard à la bascule RS :

«En dehors de l'état de maintien où R = S =0,

R et S doivent être affectés à des états complémentaires»

On peut donc imaginer une seule entrée dont le

niveau logique (1 ou 0) aura pour effet d'agir sur l'une

ou l'autre des entrées de la bascule (S ou R)

D S

Bascule D

réalisée en NAND

Validation

(DV) 00
1 0 0
01

À ¯ °
01

Graphe

10 00 01 11 10 00
asynchrone

10

­ ® 11 ±
1 11 1 0

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Jacques Guizol J

|0 |125 |250 |375

input D

i n p u t Valid

output Q

Mode Mode Mode

mémorisation transparent mémorisation

Diagramme de temps…

…où l'on peut voir que lorsque Valid = 0, Q reste

inchangé quelles que soient les variations de D.

En considérant que Valid est un séquencement

d'horloge, on obtient le graphe synchrone :

1 (D) 0
0 Graphe

a b synchrone

1 1 0

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