10/6/2014 campus13 2014-2

http://66.165.175.211/campus13_20142/mod/quiz/attempt.php?id=4479 1/6

1
Puntos: 1
Seleccione una
respuesta.
a. El pin 7 corresponde a un corto entre los pines de tierra y Vcc.
b. El pin 7 se conecta al pin 3 y con salida de cero en Q1.
c. El diagrama del flip-flop es un corto de la seal de entrada y el pin 7 no representa valores de estado en el circuito.
d. El pin 7 estar aislado o se pone en alta impedancia.
Analiza el siguiente diagrama, el cual corresponde a un temporizador de precisin C555, donde su configuracin puede ser monoastable o
astable. Cuando la salida Q del Flip-Flop se pone en UNO (1), el pin 7 del C555, estar en:
2
Puntos: 1
Seleccione una
respuesta.
a. Tc= 0,693 X ( RA + RB ) x C
b. Tc= 0,063 X ( RA + RB ) x C
c. Tc= 0,63 X ( RA - RB ) x C
d. Tc= 0,0693 X ( RA - RB ) x C
En un circuito oscilador, el tiempo de carga del circuito lo podemos calcular por medio de la siguiente ecuacin:
3
Puntos: 1
Seleccione una
respuesta.
a. Latch S-R formado por compuertas AND.
b. Latch S-R formado por compuertas OR.
c. Latch S-R formado por compuertas NAND.
d. Latch S-R formado por compuertas NOR.
El Latch es un dispositivo lgico capaz de almacenar temporalmente dos estados debido a su sistema de realimentacin, el Latch S-R con
entrada activa en alto se caracteriza por:
4
Puntos: 1
PREGUNTA DE ANLISIS DE RELACIN
Este tipo de preguntas cosnta de dos proposiciones, as: una Afirmacin y una Razn, unidas por la palabra PORQUE. Usted debe examinar la
veracidad de cada prosicin y la relacin tercia que las une.
Quiz Unidad I
SISTEMAS DIGITALES SECUENCIALES Perfil Salir
10/6/2014 campus13 2014-2
http://66.165.175.211/campus13_20142/mod/quiz/attempt.php?id=4479 2/6
Seleccione una
respuesta.
a. C. La afirmacin es VERDADERA, pero la razn es una proposicin FALSA.
b. B. La afirmacin es FALSA, pero la razn es una proposicin VERDADERA.
c. D. La afirmacin y la Razn son VERDADERAS, pero la razn NO es unaexplicacin correcta de la afirmacin.
d. A. la afirmacin y la razn son VERDADERAS y la razn es una explicacin CORRECTA de la afirmacin.
La reutilizacin y adecuacin de cdigos en VHDL a distintas condiciones de contexto de los circuitos, es posible PORQUE el lenguaje VHDL
cumple caractersticas de ser un lenguaje estndar, estable con independencia metodolgica y tecnolgica.
5
Puntos: 1
Seleccione al menos
una respuesta.
a. Cuando la habilitacin (E) est desactiva la salida Q toma el valor de la entrada D.
b. Cuando la habilitacin (E) est activa la salida Q toma el valor de la entrada D.
c. Cuando la habilitacin (E) est desactiva la salida Q permanece en su estado anterior.
d. Cuando la habilitacin (E) est activa la salida Q permanece en su estado anterior.
El Latch tipo D con entrada de habilitacin posee unas caractersticas especiales y se emplea para almacenar un bit de informacin, es conocido
como bscula D. De los siguientes enunciados, cules son ciertos para el Latch tipo D.
6
Puntos: 1
Seleccione una
respuesta.
a. Un cero
b. Su estado ser indeterminado
c. Permanecer igual
d. Un uno
Si en el siguiente cerrojo Q=1 y se coloca S=1 y R=1; entonces Q ser:
7
Puntos: 1
Seleccione una
respuesta.
a. Retardo de Propagacin.
b. Frecuencia mxima de reloj.
c. Tiempo de set-up (establecimiento).
d. Tiempo de hold (mantenimiento).
Algunas de las caractersticas temporales de los biestables son el tiempo de propagacin, el tiempo de set-
up (establecimiento), el tiempo de hold (mantenimiento) y la frecuencia de reloj. El siguiente enunciado:
Tiempo mnimo que la entrada debe permanecer estable despus de la seal de reloj,
corresponde a:
8
Puntos: 1
Suponga que el estado inicial de las seales B y A es 0 mientras que C es 0 y D es 1.
Para que la salida C cambie a 1, es necesario que:
Tiempo restante
1:02:12
Campus13_20142 90178A Cuestionarios Quiz Unidad I Intento 1
10/6/2014 campus13 2014-2
http://66.165.175.211/campus13_20142/mod/quiz/attempt.php?id=4479 3/6
Seleccione una
respuesta.
a. B cambie a 1 y A contine siendo en 0
b. A y B tomen el valor de 0
c. A y B tomen el valor de 1
d. A y B cambien a 1
e. A cambie a 1 y B contine siendo cero
r
9
Puntos: 1
Seleccione una
respuesta.
a. La Compuerta AND.
b. La Compuerta OR.
c. La Compuerta NAND.
d. El Inversor.
En la fabricacin de circuitos integrados (CI) lgicos se utilizan diferentes tecnologas siendo las ms
comunes TTL, CMOS, NMOS y ECL; cada una de ellas difiere en el tipo de circuito que emplea para efectuar
la operacin lgica. El circuito bsico de la tecnologa CMOS, es:
10
Puntos: 1
Seleccione una
respuesta.
a. Cambia su valor a uno
b. Cambia su valor a cero
c. Conserva el valor de cero
d. Conserva el valor de uno
En el circuito de la figura, si las seales Q y S son inicialmente cero, cuando S tome el valor de 1, es correcto afirmar sobre Q:
11
Puntos: 1
Seleccione una
respuesta.
a. La entrada S en 1 para que realice un Set del Latch.
b. La entrada R en 1 para que realice un Reset del Latch.
c. La entrada R en 1 para que realice un Set del Latch.
d. La entrada S en 1 para que realice un Reset del Latch.
Cuando en un Latch S-R es construido mediante la interconexin realimentada de compuertas lgicas NOR y se quiere poner un cero 0 a la
salida, se debe tener en cuenta:
10/6/2014 campus13 2014-2
http://66.165.175.211/campus13_20142/mod/quiz/attempt.php?id=4479 4/6
12
Puntos: 1
Seleccione una
respuesta.
a. Permanecer igual
b. Pasar a cero
c. Pasar a uno
d. Su estado ser aleatorio.
Para la siguiente figura, si Q est en cero y en la entrada se coloca S=0 y R=1 entonces Q:
13
Puntos: 1
Seleccione una
respuesta.
a. A y B tomen el valor de 1
b. B cambie a 1 y A contine siendo en 0
c. A y B cambien a 1
d. A cambie a 1 y B contine siendo cero
e. A y B tomen el valor de 0
Suponga que el estado inicial de las seales B y A es 0 mientras que C es 0 y D es 1.
Para que la salida C cambie a 1, es necesario que:
r
14
Puntos: 1
Seleccione una
respuesta.
a. Reset.
b. Clear o Reset
c. Set o Preset
d. Clear
Para la inicializacin de los biestables existen seales de entradas sncronas y asncronas, para poner la salida del biestable en "1" usando la
entrada asncrona, debo utilizar la seal de:
15
Puntos: 1
Seleccione una
respuesta.
a. Poner el cerrojo en estado de SET voluntariamente
b. Manejar el estado de memoria
c. Poner en RESET el cerrojo
d. Poner el cerrojo en estado de RESET voluntariamente
La entrada de control en un cerrojo permite:
16 En la descripcin de los biestables en VHDL se debe tener una sentencia o instruccin que indica si es un elemento de memoria activo por nivel
10/6/2014 campus13 2014-2
http://66.165.175.211/campus13_20142/mod/quiz/attempt.php?id=4479 5/6
Puntos: 1
Seleccione una
respuesta.
a. Un Flip-flop activo por flanco de bajada.
b. Un Latch activo por nivel alto.
c. Un Flip-flop activo por nivel bajo.
d. Un Flip-flop activo por flanco de subida.
(Latch) o por flanco (Flip-flop); hay cuatro posibles casos para su implementacin, el cdigo o instruccin ( if enable=1then ), corresponde a:
17
Puntos: 1
Seleccione una
respuesta.
a. Poner el cerrojo en estado SET voluntariamente.
b. Presentar un estado de no cambio.
c. Poner el cerrojo en estado de RESET voluntariamente.
d. Manejar el estado de memoria.
La entrada de control en un cerrojo permite.
18
Puntos: 1
Seleccione una
respuesta.
a. Circuito lgico monofsico.
b. Circuito lgico multifsico.
c. Circuito secuencial sncrono.
d. Circuito secuencial asncrono.
Cuando en un circuito lgico secuencial los cambios que se producen en sus entradas se hacen en cualquier momento, corresponde a:
19
Puntos: 1
Seleccione una
respuesta.
a. Permanecer igual
b. Su estado ser aleatorio.
c. Pasar a uno
d. Pasar a cero
Para la siguiente figura, si Q est en cero y en la entrada se coloca S=1 y R=0,
entonces Q:
20
Puntos: 1
Seleccione al menos
una respuesta.
a. El pulso de reloj debe ser ms corto que el retardo del Latch.
b. El pulso de reloj debe ser mayor que el retardo del Latch.
c. Las entradas se deben cambiar durante el pulso de reloj.
d. Las entradas se deben mantener constantes durante el pulso de reloj.
En los biestables se presentan algunos problemas de sincronizacin, por ejemplo: el Latch J-K oscila si el
tiempo de la seal de reloj es mayor que el retardo del biestable y si la salida de un Latch alimenta la
entrada de otro se puede producir un doble cambio de estado; para dar solucin a estos inconvenientes es
necesario que:
10/6/2014 campus13 2014-2
http://66.165.175.211/campus13_20142/mod/quiz/attempt.php?id=4479 6/6
Guardar sin enviar Enviar todo y terminar
Usted se ha autentificado como NEILLER RAMOS (Salir)
90178A