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Mthodologie de conception des circuits intgrs VLSI - 2.

Cellules MOS

1/02/10

II Conception des cellules MOS


1. Circuits logiques combinatoires
- Logique Complmentaire (CMOS)
- Logique nMOS - Logique Pseudo-nMOS
- Logique d'interrupteurs

2. Dessins de masques

- Rgles de dessin - Usage des diverse couches


- Diagrammes btons

3. Circuits logiques squentiels


- Mmoires lmentaires
- ROM/RAM

4. Dlais et Consommation

- Rappels - Estimation des dlais, modle RC


- Sortance - Consommation statique et dynamique
-Consommation lectrique

5. Interconnexions
81

II.1 Circuits logiques combinatoires


E

S = f(E)

1.1 Logique complmentaire : CMOS


inverseur CMOS

Rp

Vdd
Id
E

Vss

E=0
=1

S=1
=0
Rn

CL

82

Olivier Sentieys

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NAND et NOR
NAND
A

NOR
B

S
B

S
A

A
0
0
1
1

B
0
1
0
1

S
1
1
1
0

A
B

A
0
0
1
1

B
0
1
0
1

S
1
0
0
0

A
B

-> Gnralisable n entres

83

Conception pour portes complexes


Permet de gnrer le complment de toute formule ET/OU
Rseau pMOS fournit le 1, rseau nMOS fournit le 0
S = f(E) = [] = []
P

S=1

E0
E1
E3
E4

S=0

N
Problme de Fan-in important pour portes trs complexes
Inefficaces pour limplantation de rapides et complexes portes alternative : mise
en cascade ou techniques base de portes de transfert

Exemple : S = A.B + C.D


porte AOI (And Or Invert)

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A
B
C
D

S
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Principe gnral
Rgles de traduction du complment de la sortie
F

rseau N

rseau P
x

F1

F1.F2

F1

F2

F2
F1
F1+F2

F1

F2

F2
85

1.2 Logique dinterrupteurs


Porte de transfert
Transistor nMOS

Transistor pMOS

0
0
1
#1 (Vdd-Vt)
transmet mal Vdd

porte de transmission
(transmission gate)

0
# 0 (Vt)
1
1
transmet mal Vss

C
E

S
!C

E
C

Exemple : MUX 2 voies


A
B

S = A si C = 0
B si C = 1

S = A.C + B.C

Exemple : XOR
86

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Mthode gnrale
X Y
- 1 0
- - -

Z U
- 1 x
- - -

W S
x V
-

S
X

Simplifications
si V = 0 on peut supprimer le pMOS
si V = 1 on peut supprimer le nMOS

Pour des raisons de fabrication on regroupe les transistors


N et les transistors P (voir dessins de masque)
87

Prcautions demploi
Solution en gnral plus compacte que la logique
base de portes MAIS il faut :
viter un grand nombre de transistors en srie
perte de tension, temps de propagation

matriser les conflits


E1
A
E2

Si A et B 1 et E1 <> E2
S est indfinie
E1 et E2 sont perturbes

Rgles : une entre de contrle ne doit pas dpendre


Conflit temporaire
dune entre de donnes
lorsque C passe 1

A
B

f
C

conflit en B
C=X

B=X
A=X
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II.2. Dessins de masques


Transistor nMOS

Layout CMOS

source

Technologie X nm ou 2

: plus petit taille de dessin masque


canal transistor : 2

grille
e-

Transistor pMOS

drain

source

grille

drain

P
caisson N

caisson N

Polysilicium

Le diagramme STICK

Vdd

Vdd
In

Out

Vss

Vss

89

Technologie CMOS
Porte lmentaire (gate) : NAND
Caisson n

Vdd

B
S

B
B

5

3

Vss

Rgles de dessin (DRC)

largeur : largeur min. autorise pour chaque couche


espacement : sparation min. entre zones non connectes
dbordement : dpassement min. dune couche au del de lautre
recouvrement : distance min. de recouvrement entre deux couches
largeur
espacement

recouvrement
dbordement

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Rgles de dessin
Rgles pour un exemple de process
3

2

Mtal 1

3

2

Mtal 2

Caisson n

Vdd

S
5

2

3


2

3

B
B

PolySi

5

3

2

Diffusion N/P

Vss

Contact
Poly-M1

Contact
Diff-M1

Via
M1-M2
91

Usage des diverses couches


Interconnexions possibles entre couches
Mtal1-Poly
Mtal1-Diffusion P

Mtal1-Diffusion N
Mtal1-Mtal2 (VIA)

Mtal de niveaux 1 et 2 : faible rsistivit


Interconnexions longues
Masse et Alimentation

PolySi : rsistivit plus leve


Interconnexions de longueur moyenne
Interconnexions de grille dans une cellule standard
Resistances

Diffusion : rsistivit plus forte


Interconnexions courtes
Capacit leve

92

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demo

1/02/10

Exemple : inverseur

TP microlectronique sur logiciel MicroWind

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II Conception des cellules MOS


1. Circuits logiques combinatoires
- Logique Complmentaire (CMOS)
- Logique nMOS - Logique Pseudo-nMOS
- Logique d'interrupteurs

2. Dessins de masques

- Rgles de dessin - Usage des diverse couches


- Diagrammes btons

3. Circuits logiques squentiels


- Mmoires lmentaires
- ROM/RAM

4. Dlais et Consommation

- Rappels - Estimation des dlais, modle RC


- Sortance - Consommation statique et dynamique
-Consommation lectrique

5. Interconnexions
94

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II.3

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Circuits squentiels
1 Mmoires lmentaires
1.1 Mmorisation statique par rtroaction
Latch : 2 inverseurs reboucls

En

D


= 1 : Q enregistre la valeur de D
= 0 : D est dconnect, Q sauto-entretient

A base de portes
D

Q
Q

Q
95

Circuits squentiels
1.2 Mmorisation dynamique par capacits
Capacits grille/substrat = f(surface)
Ltat est conserv pour une dure de quelques ms
Courant de fuite
Rafrachissement

CL

Ex. Registre dcalage


Q

D
1

1

2

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Circuits squentiels
1.3 Bascule D (Flip-Flop)
Commande par front
Deux latchs en srie
Supprime la transparence
Trs sensible aux alas de lhorloge
Q
clk

clk

clk

clk

clk
clear

clk = 0 : chargement de D (valide) dans 1


le latch cre par 1 et 2 garde la valeur de D quand clk = 1 jusqu que !D
soit transfr au deuxime latch 3 et 4
signal clear asynchrone : on remplace les inverseurs 1 et 4 par des
portes NAND

97

Circuits squentiels
Optimisations de la bascule D
C2MOS Flip-Flop - front descendant
Insensible aux dcalages d horloges
permet d augmenter la vitesse

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II.3.2

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Mmoires RAM / ROM

Mmoire mortes
ROM : point mmoire lmentaire de type diode par masquage
PROM : point mmoire lmentaire de type transistor avec fusible
(mtallisation ou avalanche)
EPROM : point mmoire lmentaire de type MOS grille flottante
Pointe de courant : avalanche (MOS CC)
UV : dbloque le MOS

EEPROM : point mmoire lmentaire de type MOS deux grilles dont une
flottante
criture : lectron enlev de la grille flottante par effet tunnel : 1
effacement : criture dun 0 : injection dun lectron par effet tunnel

Mmoire vives
DRAM : point mmoire lmentaire de type latch dynamique (capacit)
cellules simples, cycle de rafrachissement (# ms)
n bits, 2n points mmoire, n amplificateurs de L/E, n interrupteurs de rafrachissement

SRAM : point mmoire lmentaire de type latch statique


cellules plus complexes, pas de rafrachissement

Paramtres communs
Paramtres statiques : taille
Paramtres dynamiques : Taccs, Tp, Tmaintien, Dure dimpulsion R/W, ...
Buffers dE/S, Dcodage, ...
99

Timing mmoire : dfinitions

Read cycle

READ
Read access

Read access

Write cycle

WRITE
Write access
Data valid

DATA

Data written

100

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Architecture mmoire : dcodeurs


M bits
S0
S1
S2

M bits
S0

Word 0
Word 1
Storage
cell

Word 2

Word 0

A0

Word 1

A1

Word 2

Storage
cell

N words"
SN-2
SN-1

A K-1
Word N-2

Word N-2

Word N-1

Word N-1
K = log2N

Input-Output
( M bits)

Input-Output
( M bits)

Intuitive architecture for N x M memory


Too many select signals:
N words == N select signals

Decoder reduces the number of select signals

K = log2N

Adapted from J. Rabaey et al., Digital Integrated Circuits, Second Edition. Copyright 2003 Prentice Hall/Pearson.

101

Architecture mmoire gnrale


Problem: ASPECT RATIO or HEIGHT >> WIDTH
2L-K

Bit line

AK
A K+1

Word line

A L-1
M. 2K
Sense amplifiers-Drivers

A0
A K-1

Column decoder

Amplify swing to
rail-to-rail amplitude

Selects appropriate
word

Input-Output
(M bits)

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Architecture mmoire hirarchique


Block i

Block 0

Block P 2 1

Row
address
Column
address
Block
address

Global data bus


Control
circuitry

Block selector

Global
amplifier/driver
I/O

103

Mmoires ROM
Mos ROM (type NOR)
Niveau du point P[i,j] :

Ligne (i) slectionne WL[i] (word line)


Colonne (j) slectionne BL[j] (bit line)
Si un transistor existe WL[i]=1 impose transistor passant, le niveau obtenu sur la ligne
j est gale 0. (connect au GND)
Si absence de transistor : connexion directe avec VDD le niveau par dfaut obtenu
vaut 1
Programmation par masque ralisant aux points (0) voulu un transistor NMOS par
cration d un contact mtal-diffusion
VDD
Pull-up devices

Cell

WL[0]
GND
WL[1]
WL[2]
GND
WL[3]
BL[0]

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BL[1]

BL[2]

BL[3]

Polysilicon
Metal1
Diffusion
Metal1 on
Diffusion
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Mmoire ROM
Mos ROM (type NAND)

Tous les WL[i]=1 par dfaut excepte la ligne slectionne


Si absence de transistor : connexion directe avec VDD
Programmation par masque ralisant aux points (0) voulu un transistor NMOS
Pas de contact avec VDD ou GND : rduction de la taille
Diminution en performance par rapport aux ROM NOR
VDD

Cell

Pull-up devices
BL[0]

BL[1]

BL[2]

BL[3]

WL[0]

Polysilicon

WL[1]

Diffusion
Metal1 on
Diffusion

WL[2]
WL[3]

105

Mmoires PROM
PROM
Transistor diffuss : programmation du seuil des transistors. Suivant la tension de seuil
obtenu, le transistor est ou non valide
Invention du concept en 1984
EPROM : effaable par utra-violets : grande densit mais lent et extraction de la mmoire
EEPROM : intgration plus faible (2tr/point au lieu de 1), effaable sur site mais reste lent
(5ms/mot)
Flash EPROM intgration et vitesse. (Effacement par le substrat pour l ensemble)
ex : Hitachi, 1998, Flash de 256Mo
Principe : Floating-Gate transistor ou transistor tension de seuil programmable
20 V

10 V
S

0V

5V

20 V
D

Forte tension crant un phnomne


davalanche, les lectrons sont happs
et pigs sur la grille flottante.

5V

0V
S

Les lectrons restent pigs pour une


tension infrieure.

5V
S

En appliquant 5V, leffet transistor ne


peut avoir lieu, la tension de seuil
rsultante est de 7.5V.
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Mmoires SRAM
Mos SRAM

6 transistors ncessaires pour raliser un point mmoire : flip flop o WL remplace


lhorloge
Bi-polarit des bit-lines requis pour la marge de bruit pendant les cycles de lecture
et dcriture
Slection de la ligne : WL[i] = 1
Ecriture dun 0 : BL=0 et !BL=1 Reset
Lecture : BL et !BL prcharg 1
Lecture de Q=1
Autre solution : inverseur NMOS rsistif 4 transistors mais consommation et
marge de bruit rduite (0=Vt)

WL
VDD

M2
M5

M4
Q

Q
M1

M6

M3

BL

BL
107

Mmoire DRAM
Mos DRAM 1 transistor
Rafrachissement ncessaire si la Ram nest pas modifie : 1 lecture suivie d1
criture (tous les 2-4ms)
Ecriture : WL = 1, la valeur mmoriser est place sur BL, Cs se charge ou se
dcharge en consquence
Lecture : WL = 1, BL charge VDD/2, ensuite un change de charge lieu
entre Cs et Cbl
Amplification ncessaire aprs lecture : vitesse et niveau
Intgration explicite dune capacit supplmentaire Cs
BL
Write 1

WL

Read 1

WL
M1
CS

X GND

V DD 2 V T
V DD

BL
V DD /2

V
sensing

C BL

V = (Vbit VDD / 2 )

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CS
CS + CBL

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Mmoire DRAM
DRAM 3 transistors
2 lignes WL et BL : lecture et criture, pas
damplification

BL 1

BL 2

WWL
WWL

RWL
M3
X

M1

M2

RWL
V DD 2 V T

X
V DD

BL 1

CS

BL 2

V DD 2 V T

DV
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II Conception des cellules MOS


1. Circuits logiques combinatoires
- Logique Complmentaire (CMOS)
- Logique nMOS - Logique Pseudo-nMOS
- Logique d'interrupteurs

2. Dessins de masques

- Rgles de dessin - Usage des diverse couches


- Diagrammes btons

3. Circuits logiques squentiels


- Mmoires lmentaires
- ROM/RAM

4. Dlais et Consommation

- Rappels - Estimation des dlais, modle RC


- Sortance - Consommation statique et dynamique
-Consommation lectrique

5. Interconnexions
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II.4.1. Temps de propagation


Rappels
Vin

inverseur CMOS
Vdd

Rp

Id
E

50%

E(t)

tpHL

S(t)
Vout

CL

Rn

Vss

CL

tpLH

50%
t

Charge : E(t) = 0 : S(t) = Vdd[1 - e-t/p]


p = Rp.Cl
-t/n
Dcharge : E(t) = 1 : S(t) = Vdd.e
n = Rn.Cl

Tp = MAX(TpLH, TpHL)
111

Caractristique de transfert
Etat stable : E = Vss ou Vdd
Aucun courant part les courants de fuite (ngligs en gnral)
Dissipation de puissance # 0 = Pstat

Etat transitoire : Vt < E < Vdd -Vt


Deux transistors partiellement passants
Dissipation de puissance importante Pdyn
Vout

Id

NMOS off
PMOS res

5
.
2

NMOS s at
PMOS res

2
NMOS sat
PMOS sat

.5
1

Vin
Vt

Vdd

NMOS res
PMOS sat

5
.
0
0.5

1.5

NMOS res
PMOS off
2 .5

Vin

Consommation dynamique : Pdyn = FT.Ceff.Vdd2


Ceff : capacit de charge effective, Ceff=CL P(01)
FT : frquence des transitions
pour des fronts rapides (attention aux fronts lents!)

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Elments parasites du MOS (rappel)


G

CGS

CGD
D

CGB

CSB

CDB

NMOS Enhancement

Rsistance drain/source : Ron =

1
1
L
=
K (Vdd Vt ) k (Vdd Vt ) W

.W .L
= W .L.Cox
tox
Capacit drain / source / bulk : Csb = Cdb W .L.Cj
Capacit de grille : Cg =

113

lments parasites
Capacits grille - drain - source / substrat
Cdb2 : capa. drain Pmos (CDP)

Vdd
Cdb2

Cdb1 : capa. drain Nmos (CDN)

Cg4

Cgd12 : capa. grille - drain Nmos et Pmos


CDP + CDN = CDN(1+a)

Cgd12

Cgd12

Cw
Cdb1

Cg3

avec a = (W/L)P / (W/L)N


Cint = Cdb1 + Cdb2 + 2. Cgd12
Cw : capa. dinterconnexion = Citx
Cg3 g4 : capa. grilles de l'tage suivant

Vss

Cext = Cg3 + Cg4 = capa. de charge

CL = Cint + Citx + Cext


E

S
CL

Capa. interne : capacit de ltage (drain/substrat, ... )


Capa. externe : capacit de grille des tages commands
Capa. itx: capacit dinterconnexion tages 1-2
(souvent nglige pour portes simples et techno. courante)
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Modle simplifi
Transistors passants : rsistances
Nuds du circuit : capacits
Units : Rn = rsistance dun transistor NMOS
CL = capacit totale de charge
Transistor type P : rsistance Rp

2 x 2

S
2 x 2

C
CL

tplh = Rp.CL

tplh

tphl

tphl = Rn.CL
115

Exemples
NAND k entres
E1

Ek

NOR k entres
E1

S
E1
Ek
S
Ek

tplh = Rp.Cl
tphl = k.Rn.Cl

E1

Ek

tplh = k.Rp.Cl
tphl = Rn.Cl
116

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Taille des transistors


Inverseur CMOS
Une technologie ST 0.25 donne, pour un transistor NMOS 2:2 (L:W),
des valeurs de Rnu et Cgnu de 1250 et 0.3fF.
Pour des transistors NMOS de taille 2:6, et des transistors PMOS de
taille 2:12.
Vdd
Rn =
Rp =
Cgn =
Cgp =
B
12
Temps de propagation de linverseur
A
6
compos de ces transistors charg par
C
12
un inverseur du mme type ?

Fonction complexe
Mme technologie que linverseur

Tplh =

Tphl =

Indiquez les chemins critiques

2
B

4
117

Exemple
TD
Exprimez S1 en fonction de A et B. Exprimez S en fonction de S1, A et B
En dduire la fonction global de la cellule
Donnez le nombre quivalent de portes ainsi qu'une estimation de son temps de
traverse.

A
B
S1
S

118

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2. Entrance - Sortance
Entrance / Sortance (Fan-in / Fan-out)
Entrance (Fan-In) : rapport entre la capacit d entre de la porte et Cmin,
galement appel puissance de commande (drive)
Sortance (Fan-Out) : rapport entre la capacit qui charge la porte et Cmin
Sortance relative : rapport entre le Fan-out et le Fan-in de ltage suivant.
SR = FOUT/ FIN
Unit = inverseur lmentaire (Transistor 2x2)
1x
1x

1x
3x

1x

1x

1x

Cmin

FIN
3
2
1
1

1x

1x

sortance = 3

1x

FOUT
4

SR
4/3

sortance relative = 3

1x
1x

1x
Drive

Porte
A
B
C
D

1x

3x

2x
A
3x

1x
1x

1x
1x
1x
1x

B
C
D
119

Performances
Temps de propagation
Tp = dlai de transport + dlai inertiel = Dt + Di = Dt + SR.Du
Technologie
Temprature
Tension Alim.

Capacit de charge
Sortance relative

Tp

transport
1

sortance

SR : sortance relative
Du : dlai unitaire
120

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Mthodologie de conception des circuits intgrs VLSI - 2. Cellules MOS

1/02/10

Exemple
TD Dlais dun arbre dhorloge
Donner les sortances relatives des diffrents nuds du schma ci dessous
En dduire l'estimation du temps de propagation de E vers S (Tp) du circuit. On fixe le
dlai de transport de l'inverseur gal 0.29ns et le dlai unitaire gal 0.17ns
Peut on amliorer ce schma afin de diminuer le temps de propagation Tp ?

1x
1x

4x

S
1 quivalent inverseur

64 quivalent inverseur

121

3. Consommation
P = Pc + Pcc + Ps

Puissance de charge : Pc
Charge et dcharge des capacits du circuit

Courants de court-circuit : Pcc


Chemin de court circuit pendant la commutation des structures
logiques statiques

Courants de fuite : Ps
Jonctions, fonctionnement sous le seuil

Pdyn = Cl Vdd2 f
122

Olivier Sentieys

Mthodologie de conception des circuits intgrs VLSI - 2. Cellules MOS

1/02/10

Puissance statique (1)


Courants de fuite (Subthreshold Leakage Current)
Mme lorsque Vgs < Vt les transistors MOS ne sont pas compltement
ferms (pA to nA)
Si on diminue Vdd (#Vt) alors ces courants peuvent devenir significatifs

Courants inverses de diode Source/Drain - Substrat

Ngligeable tant que Vdd > Vt

Ioff

I off = I 0 e

VT
n*U T

123

Puissance statique (2)


Impact de la tension de seuil

Technologies rcentes sont deux-Vt


Cellules Low-Leakage ou High-Performance
124

Olivier Sentieys

Mthodologie de conception des circuits intgrs VLSI - 2. Cellules MOS

1/02/10

Puissance statique (3)


Ngligeable ou pas ?
Souvent nglige pour les blocs logiques ayant beaucoup d'activit
Mmoires de grandes tailles, peu d'activit (relativement au nombre de
transistors) puissance statique non ngligeable
Technologies nanomtriques
Diminution de Vdd et donc de Vt
Augmentation de l'influence de la puissance statique
Optimisations ?

Ps = N Tr .Vdd .I 0 .e

VT
n*U T

125

Puissance statique (4)


Technologie 130 nanomtres

Istatic(A)

slow-slow

typical

fast-fast

-10oC

2.1E-06

1.2E-05

7.0E-05

25 oC

1.7E-05

8.2E-05

3.9E-04

50 oC

6.1E-05

2.5E-04

1.1E-03

Circuit avec 5 millions de transistors MOS, 0.6 Volt


1 mA leakage
Suprieur au courant total spcifi!

[Piguet03]

Olivier Sentieys

126

Mthodologie de conception des circuits intgrs VLSI - 2. Cellules MOS

1/02/10

Puissance dynamique (1)


Courants de charge/dcharge des capacits : Ic
Vdd
Idd = Icc + Ic
Vin
Icc
Icc

Ic

Vout
Ic

Cl

Pc = .f.Cl.Vdd2

: taux d'activit, Cl : capacit totale de charge, f : frquence


127

Puissance dynamique (2)


Energie par transition = Cl Vdd2
Puissance = Energie par transition Vitesse de transition
= Cl Vdd2 f
La puissance est peu fonction de la taille des transistors de la
cellule considre

Pc = Cl Vdd2 f01
= Cl Vdd2 f P01
= Cl Vdd2 f
= CEFF Vdd2 f
CEFF est la capacit effective = Cl P01

Puissance

Olivier Sentieys

Dpend des donnes


Dpend de lactivit

128

Mthodologie de conception des circuits intgrs VLSI - 2. Cellules MOS

1/02/10

Puissance dynamique (3)


Courants de court-circuit : Icc
Chemin de court circuit pendant la
commutation des structures logiques
statiques : NMOS et PMOS conduisent
simultanment
Pour les circuits conus correctement
15%
Fronts lents ?

129

Puissance dynamique (4)


Courants de court-circuit : impact des fronts lents
Temps de court circuit plus long
Dpend de la charge de la porte

Capacit faible

Capacit leve

Pcc = .f..K.(W/L).(Vdd - 2Vt)3/2

: taux d'activit, : temps de monte, K : techno, W/L : taille


130

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Mthodologie de conception des circuits intgrs VLSI - 2. Cellules MOS

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Puissance dpend des donnes


Exemple : porte inverseur P(0 ->1) = P(OUT = 0) P(OUT = 1) = 1/4
Exemple : porte NOR statique 2 entres

A
B
OUT
0
0
1
0
1
0
1
0
0
1
0
1
Fonction NOR

Hypothse : P(A=1) = 1/2 et P(B=1) = 1/2


P(OUT=1) = 1/4
P(0 ->1) = P(OUT = 0) P(OUT = 1)
= 3/4 1/4 = 3/16

Ceff = 3/16. Cl
Fonction de la statistique des entres
AND
OR
XOR

P01
(1-PAPB) PAPB
(1-PA)(1-PB) (1-(1-PA)(1-PB))
(1-(PA+PB-2 PAPB)) (PA+PB-2 PAPB)

131

Probabilits de transition
Probabilits de transition d'une porte NOR
PA=P(A=1)
PB=P(B=1)
P1=P(S=1)=(1-PA)(1-PB)

P01= P0.P1=(1-(1-PA)(1-PB)) (1-PA)(1-PB)

B
S
A
A
0
0
1
1

B
0
1
0
1

B
S
1
0
0
0

A
B

est une fonction dpendant fortement de la


statistique des signaux
132

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Probabilits de transition
Propagation des probabilits

P(A) =
P(B) =
P(C) =

A
B
C

P(X =1) = 1/4


P(S = 1) = 1/2 . 3/4 = 3/8

X
S

X = P(X=0) . P(X=1)

= (1-P(X=1)) . P(X=1)
= (1 1/4) . 1/4
= 3/16
S = P(S=0) . P(S=1)
= (1 P(S=1)) . P(S=1)
= (1 3/8) . 3/8 = 5/8 .3/8
= 15/64

133

Probabilits de transition
Problme du traitement de la reconvergence

C
A
X

P(Z=1) = P(B=1) P(X=1 | B=1)

Devient rapidement complexe!


134

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Glitch en CMOS
Glitch (hasards dynamiques)
Transitions dynamiques parasites
Consommation importante (ET INUTILE) de courant

A
B
C

ABC

101

000

X
S

135

Example 1: Chain of NAND Gates

out1

out2

out3

out4

out5

1
...

6.0

4.0
)t
l
o
V
(
V

out2

2.0

0.0

out1

out4

out3

out6

out5

t (nsec)

out8

out7
2

3
136

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Example 2: Adder Circuit

Add0

Cin

Add1

S0

lts
o
V
,
e
g
ta
l
o
V
t
u
tp
u
O
m
u
S

Add2

Add14

S2

S14

S1

4.0

Add15
S15

S15
6

2.0

S10

Cin
5
S1

0.0
0

10

Time, ns
137

II.5. Interconnexions
Pourquoi sintresser aux interconnexions ?
Constitue une charge supplmentaire en sortie de porte
Diminution des technologies Augmentation de leurs effets parasites
Augmentation de la taille des puces Idem

Modle de capacit

Capacit d interconnexion :

W
H

C int =

ox
WL
t ox

tOX

Champ lectrique
Si02
Substat

138

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Interconnexions
Autres

Capacit de bord :

Si02

(modle empirique)

Substrat
VDD

Capacits inter-fils (cross talk) :


V X =

CX
5V
C X + C XY

Ex: 5x5 m Overlap:


0.35 V Interfrence

CXY
I
m

In1
In2
In3

PDNpo

Impossible
d'afficher
l'image.
Votre
ordinateur
manque
peut-tre
de mmoire
pour ouvrir
X
l'image ou
l'image est

Interconnexions locales

Y
5V
OV

C total

Interconnexions
globales
C interconnexion
C inter-fils

139

Interconnexions
Modle de rsistances

R=

L
HW

Rduction de la techno augmentation de la rsistance en 1/H


Solutions :
Conserver H constant
Augmenter le nombre de couches dinterconnexions (5 en 1998)
Rsistances de contact optimises

Tungsten plugs

M5
M4
M3
M2
M1

140

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Interconnexions
Pad de sortie
Mise en parallle de transistor de petite taille pour rduire la rsistance et
la capacit du cblage.
Bonding Pad
V
DD

100 m

Out

GND

In
NMOS

Olivier Sentieys

PMOS

VDD

Out
141