SISTEMAS DIGITALES SECUENCIALES

SISTEMAS DIGITALES SECUENCIALES

LUIS CARLOS CASTELLANOS HERNANDEZ

87104107

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA

ESCUELA DE CIENCIAS BSICAS, TECNOLOGAS E INGENIERAS
PROGRAMA DE INGENIERA EN ELECTRNICA
2014

INTRODUCCION

Este trabajo se centra en la realizacin de un circuito digital, secuencial por el

cual permitir desplegar por intermedio de un display de siete segmentos una
secuencia determinada de nmeros, soportado en base a un programa de
simulacin en el cual se comprobar la efectividad del circuito.
La secuencia deber observarse en el lapso de un segundo, por lo cual esa
parte del proyecto tambin ser descrita, incluyendo los clculos necesarios
que se tuvieron que realizar para que el circuito cumpla con esa condicin de la
actividad.
Para este trabajo fue necesario leer y comprender el mdulo de lgica
matemtica, en su apartado de algebra booleana, el mdulo de sistemas
digitales bsicos y la unidad 1 Y 2 del mdulo de sistemas digitales
secuenciales, puesto que en algebra booleana aprendimos a disear circuitos
lgicos, minimizar expresiones lgicas y el manejo de las compuertas lgicas,
ahora en sistemas digitales bsicos aprendimos a manejar nuevamente los
mapas de karnaugh, circuitos lgicos y en circuitos combinacionales de mayor
porte pero tambin aprendimos a manejar el lenguaje de descripcin de
hardware VHDL, por ltimo en sistemas digitales secuenciales se aprendi el
funcionamiento de la unidad bsica de memoria LATCH, y el integrado NE 555
en modo monoestable o one-shot y estable o reloj, adems aprendimos a
trabajar con flip flops, a disear circuitos contadores, registros y a trabajar con
el 555 para determinar el tiempo de cambio de flanco.

OBJETIVOS:

Que el estudiante disee circuitos secuenciales. Y sepa leer los

diagramas de tiempos y tablas de secuencias para usar los circuitos
integrados secuenciales que ofrece el mercado apropiadamente.

Que el estudiante desarrolle un dominio, interpretacin y anlisis del

diseo de circuitos secuenciales.

Que el estudiante maneje los lenguajes de alto nivel que le permitan

desarrollar mejores diseos y manejar dispositivos lgicos secuenciales
programables.

Mostrar al estudiante los alcances y pertinencia de los sistemas digitales

secuenciales en el mundo de la ingeniera, el diseo y la ciencia.

Presentar al estudiante algunas aplicaciones prcticas de los sistemas

digitales secuenciales.

1. DISEO DE UN CIRCUITO LOGICO COMBINACIONAL Y SECUENCIAL.

Realizar un circuito lgico secuencial que permita desplegar la siguiente
secuencia de nmeros en un Display de siete segmentos. 1 3 6 9 2 5
847-0

1.1. COMO LOS FLIP-FLOP NOS AYUDARAN A RESOLVER ESTA

ACTIVIDAD.
Los flip-flops tienen una extensa aplicacin en los circuitos secuenciales, en
este caso utilizaremos su aplicacin en el diseo de un circuito secuencial
que permita desplegar una serie de nmeros en un display de siete
segmentos, en el integraremos el uso de divisores de frecuencia,
contadores, registros de desplazamiento y con ellos demostraremos como
con la combinacin de estos obtenemos un circuito secuencial de siete
segmentos.
Para el diseo del circuito secuencial, debemos determinar el nmero de
bits requeridos para representar el nmero de dgitos que requiere la
actividad (7).

2. DIAGRAMA DE BLOQUES

555 COMO ASTABLE

Si el circuito es conectado como se muestra en la siguiente figura, (pines 2 y 6

conectados), el 555 se autodisparar y funcionar automticamente como un
multivibrador.

El capacitor externo carga a travs de R A + RB y descarga a travs de R B, as el

ciclo de trabajo puede ser ajustado precisamente por la relacin de esos dos
resistores.
En este modo de operacin, el capacitor carga y descarga entre 1/3 Vcc y 2/3
Vcc. Al igual que en el modo de disparo, los tiempos de carga y descarga, por
lo tanto la frecuencia es independiente del suministro de voltaje.

Forma de Onda generada en este modo de operacin.

El tiempo de carga (salida estado alto), es dado por:

El tiempo de descarga (salida estado bajo), est dado por:

As el periodo total es:

La frecuencia de oscilacin es:

El ciclo de trabajo es:

De acuerdo a lo anterior y dejando estable un capacitor de 33 uF y requiriendo

un intervalo de 1s, entonces:
Para calcular RB

t2 = 0,693*RB*33uF RB = 1s/(0,693*33uF) = 43727

Valor comercial cercano: 43 k
Para calcular RA.
Tiempo de duracin del pulso 1 s

RA = (1 s 0,693*RB*C)/0,693*C
RA = (1 s 0,693*43k*33uF)/0,693*33uF
RA = 727
Valor cercano: 750

DESCRIPCIN DE LOS COMPONENTES UTILIZADOS

Se utiliz el siguiente flip flop (JK):

Porque con este diseo cambiamos el estado prohibido a un estado de

conmutacin, as que la seal de salida tomar el valor contrario, si era un uno
pasar a ser un cero y se era un cero, la salida tomar el valor de uno.
Se hizo uso de tres flip flops JK porque son solamente tres estados los que
deseamos controlar, entre ellos el mayor nmero es 111 en estado binario que
en decimal equivale a 7.
Tambin se utiliz un combinacional basado en compuertas lgicas, este se
utiliza para dar las ordenes a los flip flops de que estados deben tomar y as
ser como actuarn dentro del circuito, en este caso el diseo combinacional
se hizo en base a la tabla de asignacin de estados que luego fue simplificada
con el uso del mtodo de karnaugh.

Por ltimo se utiliz un display 7 segmentos para visualizar la secuencia:

La configuracin del tiempo se hizo mediante un oscilador configurado con el

integrado LM 555 en modo astable.

INICIO

LEA OSCILADOR

ESTADO
SIGUIENTE

SI

OSCILADO
R EN
ESTADO
ALTO

ESCRIBA
ESTADO X

FIN

NO

MANTENGA
EL ESTADO

DISEO DEL CONTADOR

SIMULACIN EN VHDL
Disear un sistema en VHDL que permita implementar la seal de salida de un
Latch SR:
PASOS PARA SIMULACION
-

Crear una nueva ventana de trabajo y colocarle TAREA_1

Dar archivo nuevo.

Crear el cdigo y grabarlo como ENTETY set latch_vhdl

Guardarlo

Repetimos por segunda vez archivo nuevo.

Copiamos el texto de arquitectura

Procedemos a guardarlo en ARCHITECTURE set_latch.vhdl

Ahora guardamos un tercer archivo y damos nuevo.

Con el nombre de test_latch_set.vhdl

Agregamos los 3 archivos al espacio creado TAREA_1

Clic derecho sobre Library tarea_1

Y adicionamos con la siguiente instruccin Add files to tarea_1

3 veces por cada archivo.

Compilamos hasta no tener ningn error.

Simulamos el archivo latch_test

Aparecen varias ventanas y las adicionamos.

Damos sobre full view para ver pantalla completa.

Damos Simlate End simulation

Damos Simlate RUN

Y observamos los valores de nuestra simulacin de S y Q entrada y

salida.

SIMULACION EFECTUADA EN VHDL