UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

BIESTABLES
BSCULA R-S NOR

BSCULA R-S NAND

BIESTABLE R-S
PRESET

MODO
Puesta
activado desactivado
a uno
Puesta
desactivado activado
a cero
Modo
desactivado desactivado
Sncrono*
No
activado desactivado
Deseado

PRESET
S

Q
CLEAR

CLEAR

* Funcionamiento equivalente a bscula R-S NOR.

S
0
0
1
1

R Q(t+1)
0 Q(t)
1
0
0
1
1 N.D.

-1/1-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

BIESTABLES
BIESTABLE J-K
Funcionamiento en modo sncrono:

PRESET
J

Q
CLEAR

BIESTABLE T

BIESTABLE D

TABLA DE EXCITACIONES DE LOS BIESTABLES R-S, J-K, T Y D

Q(t) Q(t+1) S R J K
0
0
0 X 0 X
0
1
1 0 1 X
1
0
0 1 X 1
1
1
X 0 X 0

-2/2-

T
0
1
1
0

D
0
1
0
1

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

REGISTROS
ENTRADA PARALELO / SERIE SALIDA SERIE / PARALELO*

Fig.1.- Registro con entrada paralelo asncrona y entrada serie sncrona.

* Salida paralelo tomando las lneas QA, QB,QC y QD

INHIBICIN = 0 => Entradas P desactivadas.

BORRADO = 1 => Entradas C desactivadas.
INHIBICIN=0
BORRADO=0
INHIBICIN=1
BORRADO=1
INHIBICIN=0
BORRADO=1
INHIBICIN=1
BORRADO=0

PUESTA A CERO DEL REGISTRO

CARGA EN PARALELO DE LOS
1S DE LAS ENTRADAS ABCD
FUNCIONAMIENTO EN SERIE
ESTADO NO DESEADO

REGISTRO UNIVERSAL

Fig.2.- Contador con entradas serie / paralelo sncronas y salidas serie (DO) o paralelo.

CONTROL=0 => Activa puertas S, funcionamiento serie.

CONTROL=1 => Activa puertas P, funcionamiento paralelo.

-3/3-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

CONTADORES ASINCRONOS
CONTADOR ASNCRONO MDULO OCHO ASCENDENTE

Fig.1.- Contador asncrono mdulo ocho ascendente.

Fig.2.- Cronograma del contador asncrono de mdulo ocho.

CONTADOR ASNCRONO MDULO OCHO ASCENDENTE-DESCENDENTE

Fig.3.- Contador asncrono mdulo ocho descendente.

Fig.4.- Contador ascendente - descendente de mdulo ocho.

-4/4-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

RED DE PUESTA A CERO

Fig.5.- Contador de dcadas asncrono con red de puesta a cero.

Fig.6.- Cronograma del contador de dcadas asincrono en exceso.

-5/5-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

CONTADORES SNCRONOS BASADOS EN REGISTROS

Fig.1.- Contador en anillo mdulo cuatro.

Fig.2.- Contador Johnson con inversor mdulo ocho.

Fig.3.- Contador Johnson modulo ocho (sin inversor).

-6/6-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

CONTADORES SNCRONOS
1. DISEO DE CONTADORES SNCRONOS.

CALCULAR NMERO DE BIESTABLES.

ELEGIR TIPO (O TIPOS) DE BIESTABLE Y CONECTAR EL RELOJ AL
CK DE TODOS ELLOS.
TABLA DE EXCITACIN DEL CONTADOR
OBTENCIN Y SIMPLIFICACIN DE LAS FUNCIONES DE ENTRADA
DE LOS BIESTABLES, A PARTIR DE SUS SALIDAS.
IMPLEMENTACIN DE LAS FUNCIONES ANTERIORES CON
CIRCUITOS LGICOS.
EN CASO NECESARIO, OBTENER E IMPLEMENTAR LAS SALIDAS
BUSCADAS (TRANSCODIFICADOR).

2. CONTADOR SNCRONO MDULO OCHO.

Estado inicial
Q(t)
QA QB QC
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1

Estado final
Q(t+1)
QA QB QC
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0

JA
0
0
0
1
X
X
X
X

KA
X
X
X
X
0
0
0
1

Biestables
JK
JB
KB
0
X
1
X
X
0
X
1
0
X
1
X
X
0
X
1

JC
1
X
1
X
1
X
1
X

KC
X
1
X
1
X
1
X
1

SA
0
0
0
1
X
X
X
0

RA
X
X
X
0
0
0
0
1

Biestables
RS
SB
RB
0
X
1
0
X
0
0
1
0
X
1
0
X
0
0
1

SC
1
0
1
0
1
0
1
0

RC
0
1
0
1
0
1
0
1

Tabla de excitaciones para biestables J-K, R-S, D y T.

Fig.1.- Contador sncrono mdulo ocho con biestables J-K.

Fig.2.- Contador sncrono mdulo ocho con biestables R-S.

-7/7-

Biestables
D
DA
DB
DC
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0

Biestables
T
TA
TB
TC
0
0
1
0
1
1
0
0
1
1
1
1
0
0
1
0
1
1
0
0
1
1
1
1

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

Fig.3.- Contador sncrono mdulo ocho con biestables D.

Fig.4.- Contador sncrono mdulo ocho con biestables T.

Fig.5.- Cronograma de contador sncrono mdulo ocho.

3. CONTADOR DE DCADAS SNCRONO.

Fig.6.- Contador de dcadas sncrono.

-8/8-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

Fig.7.- Contador de dcadas sncrono con acarreo serie.

Fig.8.- Cronograma del contador de dcadas sncrono.

4. CONTADOR SNCRONO ASCENDENTE / DESCENDENTE.

Fig.9.- Contador sncrono ascendente / descendente mdulo ocho.

-9/9-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

AUTMATAS
Conocemos los contadores sncronos. Hemos visto [Fig. 1] que pueden dar salidas directas (si los valores
de los estados a representar no se repiten y son inferiores a 2n), o necesitar de un transcodificador que
obtenga las salidas a partir de los valores de los estados internos [Fig. 2].
La diferencia entre un contador sncrono y un autmata, consiste en que los autmatas tienen entradas de
datos. La activacin o no en cada momento de estas entradas provocan que el funcionamiento interno de
ste vare. As, el diagrama de flujo no es de camino nico desde cada estado, como resulta en los
contadores (recurdese el contador reversible, que era realmente un autmata).
El esquema de un autmata es esencialmente el mismo que el de un contador, si le aadimos estas
entradas de datos externas. Existen dos posibilidades:
Autmata de Mealy: En un mismo estado interno pueden darse diferentes salidas, dependiendo del valor
de las entradas de datos.
La variacin de entradas provoca un cambio instantneo de sus salidas, sin esperar al cambio de
estado interno. As, las entradas de datos afectan a las salidas de forma instantnea (no sncrona), y
adems determinan el estado al que pasar a continuacin (de forma sncrona con la entrada de
reloj). [Fig.3]
Autmata de Moore: Cada estado interno posee un nico valor de salida asociado a l,
independientemente del valor de las entradas de datos.
Las entradas afectan slo a la transicin que se produzca, y slo como consecuencia afectarn a las
salidas, ya que al cambiar de estado puede haber un cambio en las salidas. Las entradas slo afectan
de forma sncrona (en instantes de activacin del reloj). [Fig. 4]
A la hora de realizar cualquier circuito es posible sustituir un circuito combinacional por una memoria:
las variables de entrada direccionan la posicin de la memoria en la que se encuentran los resultados de
las funciones. (ver Mealy [Fig. 5] y Moore [Fig. 8] )
Si la lgica combinacional utilizada para excitar los biestables es una memoria, resultar sencillo utilizar
biestables D en la secuencial, ya que en tal caso, las excitaciones a dejar grabadas en la memoria sern
Q(t+1). (ver Mealy [Fig. 6] y Moore [Fig. 9] )
Pero adems podemos grabar en cada posicin de memoria no slo la excitacin necesaria para los
biestables, sino tambin las salidas que se provocan.
- En un Autmata Mealy, guardaremos el "estado siguiente obtenido como transicin desde el estado
actual con la entrada actual" (excitacin Q(t+1)) junto con la "salida actual correspondiente a la
entrada actual en el estado actual" ( S[Q(t),Ki(t)] ) [Fig. 7]
- En un Autmata Moore, guardaremos el "estado siguiente obtenido como transicin desde el estado
actual con la entrada actual" (excitacin Q(t+1)) junto con la "salida actual correspondiente al
estado actual" ( S[Q(t)] ) [Fig. 10].
(la memoria es direccionada con "entrada-estado actuales", pero recordemos que en este autmata
(Moore) las salidas no dependen de las entradas, sino slo del estado actual, por lo que en la memoria
estar guardado para un mismo valor de estado actual siempre los mismos bit de salida,
independientemente de la combinacin de valores de entrada. As, los bit de funciones de salida
guardados se repetirn en bloque tantas veces como posibles valores de entrada haya, y de forma
ordenada)
Nota:

La [Fig. 11] muestra una realizacin alternativa a la presentada en la [Fig. 10], que queda explicada en
su propia pgina.

-10/10-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

Ck
Lgica
secuencial
(Biestables)

Fig. 1- Contador
Sncrono

Q(t)

Excitaciones
Lgica
combinacional
de
excitaciones

Ck
Lgica
combinacional
S[Q(t)]
de salidas
(Transcodif.)

Lgica
secuencial
(Biestables)

Excitaciones

Fig. 2- Contador
Sncrono con
transcodificador

Q(t)

Lgica
combinacional
de
excitaciones

Ck
Lgica
combinacional
S[Q(t),Ki(t)]
de salidas
(Transcodif.)

Lgica
secuencial
(Biestables)

Excitaciones

Fig. 3- Autmata
Mealy

Q(t)

Lgica
combinacional
de
excitaciones
Entradas Ki(t)

Ck
Lgica
combinacional
de salidas
(Transcodif.)

Lgica
secuencial
(Biestables)

Excitaciones

S[Q(t)]

Fig. 4- Autmata
Moore

Q(t)

Lgica
combinacional
de
excitaciones
Entradas K i(t)

-11/11-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

Ck

Lgica
combinacional
de
salidas
hecha con
Memoria

Lgica
secuencial
(Biestables)

Excitaciones

Q(t)

S[Q(t),Ki(t)]

Lgica
combinacional
de
excitaciones
hecha con
Memoria
Entradas Ki(t)

Fig. 5- Autmata Mealy: Equivalencia C.Comb/Memoria

Lgica
combinacional
S[Q(t),Ki(t)]
de salidas
(Transcodif.)

Entradas Ki(t)

n + K

Memoria (2 )x(n)
k

Ck
n Biestables D

Memoria con
las excitaciones
Q(t+1) para
los n
biestables D

Q(t)

Excitaciones Q(t+1)

Fig. 6- Autmata Mealy con:

Biestables tipo D
Excitaciones Q(t+1) en Memoria

Memoria (2 )x(n+s)
n + K

Entradas Ki(t)

Ck
n Biestables D

Q(t)

Memoria con
las excitaciones Memoria con
Q(t+1) para
los s bit de
los n
las salidas S(t)
biestables D

n
Excitaciones Q(t+1)

s
S[Q(t),Ki(t)]

Fig. 7- Autmata Mealy con:

Biestables tipo D
Excitaciomes Q(t+1) y Salidas S(t) en Memoria

-12/12-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

Ck

Lgica
secuencial
(Registros /
Biestables /
Memoria)

Lgica
combinacional
de
salidas
hecha con
Memoria

Excitaciones

Q(t)

S[Q(t)]

Lgica
combinacional
de
excitaciones
hecha con
Memoria
Entradas Ki(t)

Fig. 8- Autmata Moore: Equivalencia C.Comb/Memoria

Lgica
combinacional
S[Q(t)]
de salidas
(Transcodif.)

Memoria (2 )x(n)
n + K

Entradas Ki(t)

Ck

n Biestables D

Q(t)

Memoria con
las excitaciones
Q(t+1) para
los n
biestables D

Excitaciones Q(t+1)

Fig. 9- Autmata Moore con:

Biestables tipo D
Excitaciones Q(t+1) en Memoria

n + K

Memoria (2 )x(n+s)

Entradas Ki(t)

Ck
n Biestables D

Q(t)

Memoria con
las excitaciones Memoria con
Q(t+1) para
los s bit de
los n
las salidas S(t)
biestables D

n
Excitaciones Q(t+1)

s
S[Q(t)]

Fig.10- Autmata Moore con:

Biestables tipo D
Excitaciones Q(t+1) y Salidas S[Q(t)] en Memoria

Cada estado Q(t) tiene siempre la misma salida S(t), sea cual fuere la entrada Ki seleccionada
Por tanto, se repetirn los bloques de valores de salida, con cada posible valor de Ki

-13/13-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

Puede realizarse otro diseo para un autmata de Moore. Se basa

en renombrar los tiempos, decrementando en uno todos los que
estn en la Fig.10. Es decir, llamando (T-1) a (t) y (T) a (t+1).
La salida de memoria dar el estado actual (el siguiente de (T-1))
as como tambin las salidas actuales (no las del estado que
direcciona Q(T-1), sino las del estado actual Q(T)).
Para ello, habr que distinguir tambin entre las entradas actuales
Ki(T) y las entradas que han seleccionado el estado actual Ki(T-1).
Dmonos cuenta de que las antiguas Ki(t) son ahora Ki(T-1).
Para poder obtener esta separacn en las entradas introduciremos
un biestable D en cada bit de la seal de entrada (k biestables D).

n + K

Memoria (2 )x(n+s)

Entradas Ki(T)
Ck

Ki(T-1)

k
n+k
Biestables D

Q(T-1)

Memoria con
n bits de
estado actual
Q(T)
[Es el estado
siguiente al que
direcciona]

Memoria con
los s bit de
las salidas S[Q(T)]
[Del estado
siguiente al que
direcciona]

s
S[Q(T)]

Q(T)

Fig. 11- Autmata Moore con:

Biestables tipo D para estado y entradas

Estado Q(T) y Salidas S(T) en Memoria

Cada estado Q(T) tiene siempre la misma salida S(T), sea cual fuere la entrada K i seleccionada
Por tanto, se repetirn los bloques de valores de salida, con cada posible valor de Ki

NOTA 1:
La tabla de transiciones del Autmata trabaja con instantes (t) y (t+1),
no con (T-1) y (T).
La Memoria se direcciona con Q(T-1) y contiene Q(T) y S[Q(T)], es decir,
la Memoria se direcciona con Q(t) y contiene Q(t+1) y S[Q(t+1)].
NOTA 2:
Este autmata Moore representado en la figura 11 utiliza ms
biestables que su homlogo de las figura 10, con un funcionamiento
idntico. Por ello se preferir el de la figura 10.

-14/14-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

DISEO DE UN AUTMATA DE ESTADOS FINITOS.

1) DEFINICIN Y CODIFICACIN DE ENTRADAS, SALIDAS Y ESTADOS.
a) Definicin de las variables Ei que permitan codificar todas las posibilidades de
entrada asignando a cada una el cdigo correspondiente.
b) Definicin de las funciones Zi que permitan codificar todas las combinaciones
de salida, asignando este cdigo.
c) Declaracin y codificacin del nmero de estados de la mquina, que definen el
nmero de biestables necesarios para el diseo del circuito, mediante la relacin:
n estados 2 n biestables
2) DIAGRAMA DE FLUJO.
Grafo que caracteriza el funcionamiento de un autmata, en el que aparecen
representadas las transiciones entre estados y las salidas, en funcin de las entradas
recibidas.
Existen dos formas distintas segn se trate de Mealy o de Moore.
Ei

estado
previo
q(t-1)

Ej

Zi

Zj

estado
actual
q(t)

estado
siguiente
q(t+1)

Autmata de Mealy

Ei

estado
previo

Ej

estado
actual

salida
previa

estado
siguiente

salida
actual

salida
siguiente

Autmata de Moore

TABLA DE ESTADOS.
Representacin mediante una tabla del diagrama de flujo. Toma dos formas distintas,
segn se trate de autmata Mealy o Moore.
ENTRADAS
Ei
ESTADO
ACTUAL
q(t)

ESTADO
SIGUIENTE
q(t + 1)

SALIDA
ACTUAL
Zi
Autmata de Mealy
-15/15-

UNIVERSIDAD PONTIFICIA DE SALAMANCA EN MADRID

DEPARTAMENTO DE ELECTRNICA Y COMUNICACIONES

ESTADO
ACTUAL
q(t)

ENTRADAS
Ei
ESTADO
SIGUIENTE
q(t+1)

SALIDA
ACTUAL
Zi

Autmata de Moore
3) MINIMIZACIN DEL NMERO DE ESTADOS (SI ES NECESARIO).
Comprobar documentacin correspondiente.
4) TABLA DE EXCITACIONES (EN FUNCIN DE LOS BIESTABLES).
Tabla similar a la de los biestables sncronos pero incluyendo la funcin de salida
del circuito. Se debe elegir previamente el tipo de biestable a utilizar.
ENTRADAS
DE DATOS
Ei

ESTADO EN
INSTANTE
(t)

ESTADO EN
INSTANTE
(t+1)

ENTRADAS
SNCRONAS
DE
BIESTABLES

FUNCIONES
DE SALIDA
Zi

5) OBTENCIN Y SIMPLIFICACIN DE LAS FUNCIONES DE ENTRADA DE

LOS BIESTABLES Y DE SALIDA DEL CIRCUITO.
6) IMPLEMENTACIN DEL CIRCUITO CON LA LGICA COMBINACIONAL
PROPUESTA.

-16/16-