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Tema 2.

Sistemas secuenciales

2.1. Introduccin . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2. Sistemas secuenciales sncronos . . . . . . . . . . . . . . . .
2.2.1. Sistemas secuenciales vs. combinacionales . . . . . .
2.2.2. Sistemas sncronos vs. asncronos . . . . . . . . . . .
2.3. Sistemas secuenciales bsicos . . . . . . . . . . . . . . . . .
2.3.1. Contadores . . . . . . . . . . . . . . . . . . . . . . .
2.3.2. Registros de desplazamiento . . . . . . . . . . . . . .
2.3.3. Registro de captura . . . . . . . . . . . . . . . . . .
2.4. Mquinas de estado . . . . . . . . . . . . . . . . . . . . . .
2.4.1. Mquina sncrona de Moore . . . . . . . . . . . . . .
2.5. Resolucin de Mquinas sncronas de Moore . . . . . . . . .
2.5.1. Ejemplo de diseo de Mquina de Moore . . . . . .
2.5.2. Tabla de transicin de estados . . . . . . . . . . . .
2.5.3. Simplificacin de la Tabla de Transicin de Estados
2.5.4. Asignacin de estados . . . . . . . . . . . . . . . . .
2.5.5. Tabla de Excitacin de los biestables . . . . . . . . .
2.5.6. Circuito Combinacional de Salida . . . . . . . . . . .
2.6. Camino crtico y frecuencia mxima . . . . . . . . . . . . .

2.1.

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Introduccin

En este tema se recordarn los conceptos relativos a los sistemas secuenciales. De entre todos los sistemas secuenciales posibles, veremos con especial
detalle los sistemas sncronos, detenindonos en el estudio de contadores, registros serie y paralelo, y mquinas sncronas de Moore. Por ltimo, recordaremos
las definiciones de camino crtico y frecuencia mxima.

Tema 2. Sistemas secuenciales

2.2.
2.2.1.

Sistemas secuenciales sncronos


Sistemas secuenciales vs. combinacionales

Un circuito combinacional es, por definicin, aqul en el que las salidas del
circuito dependen del valor instantneo de las entradas, salvando los retrasos de
las diferentes puertas. Por tanto, las salidas se pueden expresar siempre como
una combinacin de las entradas:
Si (t) = f (Ej (t))
donde Si es el conjunto de salidas de un circuito y Ej el de entradas.
Por contra, un circuito secuencial ser aqul en el que las salidas dependan
de la secuencia de entradas que se ha ido produciendo desde el comienzo de
su funcionamiento, o visto de otra forma, dependern del valor instantneo de
las entradas y del valor de una serie de seales intermedias que denominaremos
estado. Este estado variar con el tiempo, pero de forma discreta, permaneciendo
estable durante periodos de tiempo y cambiando en determinadas condiciones.
As un circuito secuencial lo caracterizaremos por que sus salidas dependern,
de forma general, de las entradas instantneas y del estado del sistema:
Si (t) = f (Ej (t), Xk (N ))
donde Si y Ej tienen el significado antes comentado, y Xk (N ) representa
el estado del sistema en el periodo N . Se quiere remarcar con la notacin que,
mientras que Si y Ej son variables continuas en el tiempo, por su propia definicin las variables Xk son discretas en el tiempo, cambiando slo en determinados
momentos.
Para poder implementar esta caracterstica de permanecer en un estado estable, se necesitar disponer en el circuito de elementos cuyas salidas sean estables.
Estos elementos son, como su nombre indica, los biestables. Por tanto, todos los
sistemas secuenciales incorporarn, explcita o implcitamente, biestables de algn tipo.
2.2.2.

Sistemas sncronos vs. asncronos

Se dir que un sistema es sncrono cuando las entradas del mismo son muestreadas de forma discreta por una seal de sincronismo, que llamaremos reloj.
Esto significa que, independientemente de cundo varen las entradas, slo afectarn al sistema en momentos concretos. Normalmente esta seal de reloj es
peridica, con lo que el muestreo se realiza a frecuencia constante, y son de
aplicacin todas las teoras conocidas sobre sistemas discretos (transformada en
z, etc).
Por contra, en un sistema asncrono el estado puede evolucionar hacia un
nuevo valor en cualquier momento, dependiendo de las entradas, sin que haya
ninguna seal de sincronizacin.
Como se observa por las definiciones anteriores, un sistema sncrono no tiene
que ser necesariamente secuencial y viceversa. Uniendo ambos conceptos, se puede definir un Sistema Secuencial Sncrono. En concreto, nosotros manejaremos
la siguiente definicin, aunque no es la nica posible:

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Un sistema secuencial sncrono ser aqul que cumpla los siguientes requisitos:
Las salidas dependern del estado, y pueden depender adems
del valor instantneo de las entradas.
El estado evolucionar en funcin del valor que las entradas tomen en instantes concretos de tiempo, gobernados por una seal
peridica de sincronismo que llamaremos reloj.

2.3.

Sistemas secuenciales bsicos

De entre los sistemas secuenciales sncronos, hay algunos de uso muy comn y que resultan imprescindibles para el desarrollo posterior de los sistemas
digitales, como son los contadores, los registros de desplazamiento o los registros de almacenamiento. Veremos a continuacin algunos esquemas y modos de
funcionamiento de estos circuitos.
2.3.1.

Contadores

Un contador es un sistema secuencial que evoluciona de manera que su estado, representado como un nmero binario de N bits crece de manera uniforme
y cclica. Se pueden disear contadores crecientes, decrecientes, reversibles, precargables, con seales de marcha y paro, etc. Adems, segn su funcionamiento
pueden ser sncronos o asncronos, siendo los segundos mucho ms sencillos que
los primeros, aunque presenten un funcionamiento bastante peor.
Como ejemplo, en la imagen se muestra un contador sncrono reversible de
4 bits, con seal de marcha/paro y seal de up/down, hecho con biestables D:

Para comprender el funcionamiento del contador, empezamos por comprobar


que un biestable D, realimentado a travs de una puerta XOR se comporta
como un biestable T. Y la condicin de cambio de cada biestable ser la suma
de dos condiciones. Por la parte superior del diseo, las puertas AND valdrn
1 cuando todos los bits anteriores sean 1 y adems las seales M/P y U/D
sean 1 tambin. Esta ser la condicin de cambio del bit i-simo en un contador
creciente. La parte inferior del circuito calcula la condicin de cambio de un
contador decreciente, que es que todos los bits anteriores sean 0.
Se pueden definir estructuras anlogas con biestables JK o de cualquier otro
tipo.

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2.3.2.

Registros de desplazamiento

Este tipo de circuitos son de mucha utilidad para el tratamiento de datos que
vengan en serie, o bien para la generacin de series de datos. No son otra cosa
que una serie de biestables encadenados cada uno con el siguiente, de forma que
a cada pulso de reloj el bit i se almacena en la posicin i+1. Este esquema inicial
se puede completar para permitir la precarga en paralelo o la deshabilitacin
del desplazamiento, introduciendo por ejemplo un multiplexor 4:1 a la entrada
de cada biestable, como se muestra en esta figura. As, si las seales de seleccin
son 00, el registro permanece en su valor; si son S0-S1=10 se desplazar; si son
01 precargar el valor que entra por IN0...IN3, y en caso de ser 11 se resetear:

2.3.3.

Registro de captura

Un registro de captura, o de almacenamiento, es lo que normalmente se


conoce como memoria, o sea un dispositivo con capacidad para mantener un
valor hasta que se le diga que lo cambie por otro nuevo. El funcionamiento es
similar al registro de desplazamiento, pero ms simple. En la figura se muestra
un registro de captura de 4 bits. Cuando la seal CAP vale 1, el registro toma el
valor de sus entradas, mientras que si vale 0 el registro permanece en el estado,
independientemente de que llegue un pulso o no.

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2.4.

Mquinas de estado

El grupo fundamental de diseo de sistemas sncronos es, sin duda, el de


mquinas de estado. Dentro de estas mquinas de estado, debemos considerar
las mquinas sncronas o asncronas, y los diversos tipos de mquinas sncronas
posibles.
2.4.1.

Mquina sncrona de Moore

Un tipo de mquina de estado, de hecho la ms comn, sera el de mquina


sncrona de estado, en el que el cambio entre un estado y otro se produce gobernado por un flanco de reloj. Esto es lo ms frecuente, por el hecho de usar
biestables activos por flanco, y tiene una serie de ventajas fundamentales de
diseo, entre ellas:
Se evita que los glitches que se puedan producir en el sistema afecten al
estado del mismo.
Se puede predecir en qu momento va a cambiar el estado, con lo que
el diseo se puede ajustar mucho ms que si depende slo de variables
aleatorias, como puede ser el retraso de una puerta lgica.
De entre los diversos mtodos de diseo o sntesis de mquinas de estado sncronas, los dos modelos ms usados son, probablemente, los de Mquina de Moore
y mquina de Mealy.
Una mquina de Moore ser aquella mquina de estados sncrona que cumpla
adems con una restriccin especial: sus salidas dependern exclusivamente
del estado, y no de las entradas. Esto tiene una implicacin directa: las salidas
cambiarn en momentos predecibles, tras el flanco de reloj y el tiempo de retraso
del circuito de salida. Esta propiedad es de suma utilidad a la hora de enlazar
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Tema 2. Sistemas secuenciales

una mquina con la siguiente, dado que el conjunto de ambas mquinas funciona
como una nica mquina sncrona, pudiendo asegurar las dos propiedades que
se han enunciado anteriormente para las mquinas sncronas.
Una mquina de Mealy, por otro lado, no impone dicha restriccin. Ello lleva
a que las salidas pueden cambiar en cualquier momento, siempre que las entradas cambien. Esto tiene como consecuencia el que las salidas de esta mquina
podran cambiar justamente en la cercana del siguiente flanco de reloj, por lo
que si las conectamos a la entrada de otra mquina de estados, el circuito total
resultante ya no cumple las caractersticas comentadas antes, en cuanto que un
glitch de estas salidas (ahora seales internas del sistema) afectaran al estado,
perpetundose por tanto el error.
En la siguiente figura se muestran los dos esquemas bsicos de mquinas de
estado sncronas:

Se observa que, en ambos casos, el sistema est formado por:


un circuito combinacional de entrada, que calcula el estado siguiente en
funcin de las entradas y del estado actual: Xk (n + 1) = f (Xk (n), Ei (t))
un circuito secuencial, compuesto por biestables, que almacena el estado
actual, cambiando a cada flanco de reloj
y un circuito combinacional de salida, que calcula el valor concreto de cada
una de las salidas del circuito. La nica diferencia que se observa entre
una mquina de Moore y otra de Mealy es que este circuito combinacional
depende slo del estado (Moore) o del estado y las entradas (Mealy). Por
tanto podramos decir que:
Sj (t) = f (Xk (n)) [MOORE]
Sj (t) = f (Xk (n), Ei (t)) [MEALY]
Se observa que, en efecto, las salidas de una mquina de Moore no cambiarn en
todo el intervalo n, mientras que las salidas de una mquina de Mealy dependen
expresamente de t.
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2.5.

Resolucin de Mquinas sncronas de Moore

Por ltimo, nos centraremos en un mtodo para disear mquinas sncronas


segn el modelo de mquina de Moore. La prctica totalidad de los sistemas
que responden al esquema de mquina de estados se podran sintetizar como
Mquina de Moore o de Mealy, indistintamente. En algunos casos ser ms
ventajoso un mtodo y en otros casos el contrario, pero por simplificar la cuestin
slo veremos este caso.
Para estudiar el diseo de circuitos con mquinas de estado de Moore, usaremos un ejemplo que iremos desarrollando punto por punto:
2.5.1.

Ejemplo de diseo de Mquina de Moore

En los modernos sistemas de control de trfico se gestionan las sealizaciones


verticales (semforos) de manera inteligente. Esto obliga a conocer en todo momento el nmero de coches y la velocidad aproximada del trfico. Para ello, se
usan detectores de doble espira. Estos detectores estn formados por dos espiras
(bobinas) bajo el asfalto, que detectan el paso de un coche por encima debido
a la variacin del campo magntico provocado por ste.

Se disponen por tanto dos espiras bajo el asfalto, que generan las seales del
cronograma adjunto al grfico:

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Se desea disear un sistema secuencial sncrono que detecte el paso de un


coche y mida los tiempos C1 y C2, usados para calcular la velocidad del vehculo.
El sistema tendr que hacer lo siguiente:
Comprobar la secuencia de paso por las espiras.
Pondr en marcha y parar los contadores C1 y C2 con las seales En-C1
y En-C2.
En caso de completar una secuencia correcta, lo indicar poniendo la seal
FIN a 1 durante un ciclo.
En caso de algn error en la secuencia, pondr la seal ERR1 a 1 durante
un ciclo y volver al comienzo.
Si se produjese desbordamiento de alguno de los dos contadores, se sealara poniendo la lnea ERR2 a 1 durante un ciclo, y volvera al comienzo
del ciclo, reseteando los contadores.
Las seales FIN y ERR1 deben resetear los contadores C1 y C2 al siguiente
ciclo de reloj.
Para ello, se disearn dos bloques, B1 y B2, de la siguiente manera:

El bloque B1 ser una Mquina de Moore, cuyas entradas sern SP1 y SP2,
y sus salidas sern En-C1, En-C2, FIN, ERR1. Adems, le llegar, desde el
bloque B2, la seal TOUT que actuar de reset al sistema, devolvindolo
al estado inicial.
El bloque B2 contendr los contadores C1 y C2, y producir en caso de
ser necesario la seal TOUT y la seal ERR2.
Procederemos ahora a resolver el bloque B1 del problema propuesto, en el que
se especifica que dicho bloque ser una mquina de Moore.
2.5.2.

Tabla de transicin de estados

El primer problema que tenemos que resolver es ser capaces de expresar el


funcionamiento deseado del sistema de una manera ordenada, definiendo completamente todas las posibles ramificaciones del diseo. Esta expresin sistemtica y ordenada del funcionamiento de la mquina de estados se puede realizar
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cmodamente (aunque no es el nico mtodo) mediante el uso de una Tabla.


En ella iremos colocando por filas los diferentes estados posibles del sistema, y
por columnas las diferentes combinaciones posibles de entradas. De esta forma,
en cada elemento Tij de la tabla pondr el estado siguiente del sistema cuando,
estando en el estado i, la combinacin de entradas es j. Igualmente, dado que
las salidas dependen nicamente del estado, colocaremos en cada fila el valor
que se desea de las salidas en cada estado.
En caso de que alguna combinacin de entradas no sea posible en un estado determinado, lo indicaremos con una raya en ese elemento, significando
transicin imposible.
Podramos, previamente a escribir la tabla de transicin de estados, definir
la evolucin de la mquina deseada, a modo de pseudo-cdigo, definiendo en
cada lnea hacia dnde voy en funcin de las entradas, y cules sern las salidas
en cada caso. Sera algo as:
Estado 0: Reposo. Permanezco en este estado siempre que las entradas
SP2-SP1 sean 00. En caso de que fuesen 01 ir al estado 1 (coche sobre
espira1). Si se activa la segunda espira, ir al estado de error. Todas las
salidas son 0 en este estado.
Estado 1: Coche sobre espira 1. Si las entradas pasan a 00, ir al estado de
error, al igual que si pasan a 10 directamente. En caso de que permanezcan
a 01 seguir en este estado, y slo evolucionar al Estado 2 cuando la
entrada sea 11. Las salidas C1 y C2 sern 1 en este estado para indicar
que arranco los dos contadores.
Estado 2: Coche sobre ambas espiras. Permanezco aqu mientras la entrada
sea 11. En caso de que la entrada fuese 10 ir al estado 3, y en cualquier
otro caso (00 y 01) ir al estado de error. En este estado 2 la salida C1
debe ser 0, para indicar que ya hemos alcanzado la segunda espira.
Estado 3: Coche sobre la segunda espira. La nica opcin vlida, aparte
de permanecer sobre esta espira (entrada 10) sera que el coche abandone
dicha espira (entrada 00) en cuyo caso ir al estado 4 para sealizar el
final del proceso. Si se produjese 11 01 ir al estado de error. Ambos
contadores deben parar en este estado 3, por lo que C1=C2=0.
Estado 4: Final del proceso. Estado inestable para poner la seal FIN a
1 durante un nico ciclo de reloj. Tras esto, ir directamente al estado de
reposo.
Estado 5: Estado de error. Genero la seal de Error y voy al reposo. Este
estado es tambin inestable.
Tras esto, es inmediato escribir la TTE como:

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2.5.3.

Simplificacin de la Tabla de Transicin de Estados

El siguiente paso ser tratar de simplificar la TTE. Para ello, se intentarn


hallar estados que sean equivalentes o pseudo-equivalentes:
Dos estados son Equivalentes cuando tienen las mismas salidas, y sus transiciones son las mismas para todas las combinaciones de entradas.
Dos estados son Pseudo-equivalentes cuando tienen las mismas salidas, y
sus transiciones son compatibles, lo que significa que o son iguales o son imposibles para uno de los dos estados.
En el ejemplo concreto que estamos desarrollando no se produce ninguna
simplificacin. Veamos otro mini-ejemplo para ilustrar la simplificacin de la
TTE: La siguiente tabla corresponde a una mquina de estados que gobierna
un pndulo invertido motorizado, que parte de una condicin inicial inestable,
y tiene dos seales de control, D e I, que hacen que gire hacia la derecha o
hacia la izquierda. Se disponen dos sensores que detectan si est cayendo hacia
la izquierda o hacia la derecha: SI, SD.

Se observa que en este caso s tengo transiciones imposibles, ya que nunca


simultneamente se activarn los dos sensores, y nunca en un solo ciclo de reloj
ir de un sensor a otro.
En este caso, tendramos que comprobar qu estados pueden ser equivalentes
o pseudo-equivalentes. Los nicos candidatos son aqullos que produzcan igual
salida. Por tanto, pueden ser la pareja 1 y 3 y la pareja 2 y 4. Y se ve que,
en efecto, lo son en ambos casos, dado que las transiciones son las mismas, o
compatibles. En el caso de los estados 1 y 3, las transiciones del estado 1 son
al estado 3, al estado 1, o transiciones imposibles. En el caso del estado 3, las
transiciones son al propio estado 3, al estado 1, al estado 2, o una transicin
imposible. Por tanto se ve que son iguales, o al menos compatibles. Lo mismo
sucede con los estados 2 y 4. Por tanto, estos estados son pseudo-equivalentes.
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Tema 2. Sistemas secuenciales

En algunas circunstancias la equivalencia o pseudo-equivalencia no se observa


tan claramente, teniendo que recurrir al uso de tablas de inferencia para poder
asegurar si dos estados son o no equivalentes o pseudo-equivalentes.
Al ser simplificables, puedo sustituir directamente en la tabla y usar nicamente uno de los dos nombres, haciendo desaparecer el otro estado, como se
observa a continuacin:

Al haber reducido de 5 a 3 estados, la simplificacin me ahorrar un biestable,


como veremos a continuacin.
2.5.4.

Asignacin de estados

La siguiente decisin que se debe tomar es: de qu manera voy a codificar


el estado? Obviamente, necesitar N = Log2 (s) biestables, siendo s el nmero
de estados (o visto de otra forma, con N biestables tengo para implementar
2N estados como mximo). En nuestro caso del ejemplo, como hay 6 estados
requeriremos 3 biestables. En algunos casos, resulta interesante realizar alguna
codificacin especfica, para que las salidas sean ms fcilmente calculables por
ejemplo. Sin embargo, en la mayora de los casos lo ms sencillo y lo ms prctico
ser codificar directamente en binario el estado. As, al estado 0 le asignar la
combinacin 000 en los biestables, y al estado 5 por ejemplo le asignar la 101.
Por lo tanto, podramos re-escribir la TTE ya codificada como:

Es conveniente recalcar que mientras que un 010 en la columna de estado


implica que las salidas de los biestables (el estado actual) valen 010, si ese valor
est en la columna correspondiente a la combinacin de entradas 01 implicar
que las entradas de los biestables deben valer eso, 010, ya que es el estado
siguiente.
2.5.5.

Tabla de Excitacin de los biestables

Seguidamente, se tratar ya de resolver el Circuito Combinacional de Entrada, o sea el circuito que calcula las entradas de los biestables en funcin de
sus salidas (el estado) y de las entradas del sistema. Para ello podemos usar las
tcnicas que conocemos para la resolucin de circuitos combinacionales, como
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son el uso de Tablas de Karnaugh. Antes de ello es conveniente expresar en una


tabla de verdad las entradas (o excitaciones) de los biestables, en la llamada
Tabla de Excitacin. En esta tabla desarrollamos todas las combinaciones posibles de estado y entradas, y expresamos la salida del circuito combinacional de
entrada, que ser la entrada de los biestables, en funcin de esas variables. En
nuestro ejemplo:

La informacin de esta tabla es la misma que la que existe en la Tabla de


transicin de estados, pero ordenada de manera que sea ms sencillo realizar
luego las tablas de Karnaugh.
Un detalle importante es que se estn utilizando biestables D para generar la
mquina de estados. Esto es lo ms frecuente, pero igualmente se podran generar con biestables JK, por ejemplo. En ese caso, en vez de figurar las columnas

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Tema 2. Sistemas secuenciales

D3-D2-D1 figuraran las columnas J3-K3-J2-K2-J1-K1. En principio siempre se


usarn biestables tipo D, dado que son los indicados para este tipo de aplicacin.
Seguidamente se resuelve por Karnaugh para cada una de las entradas a los
biestables. Por ejemplo, para D1 sera:

Resolviendo de esta manera para D3, D2 y D1, se consigue determinar el


circuito combinacional de entrada, que queda establecido como:
Q1n+1 = Q3(SP 2SP 1+SP 2SP 1+SP 2SP 1(Q2 Q1)+SP 2SP 1(Q2
= Q3 (SP 2

SP 1 + SP 2 SP 1 (Q2

Q2n+1 = Q3 (SP 2 SP 1 Q2

Q1) + SP 2 SP 1 (Q2

Q1)) =

Q1))

Q1 + SP 2 SP 1 Q2)

Q3n+1 = Q3 (SP 2 Q2 + SP 1 Q2 Q1 + SP 1 Q2 Q1 + SP 2 Q2 Q1)


2.5.6.

Circuito Combinacional de Salida

Una vez resuelto el Circuito combinacional de entrada, slo queda resolver el


de salida. Para ello, lo ms sencillo es construir una nueva tabla de verdad, esta
vez slo con los estados, para las diferentes salidas. A partir de ello, podemos
calcular por Karnaugh la ecuacin lgica de cada una de las salidas:

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Finalmente se obtiene que:


C1 = Q3 Q2 Q1
C2 = Q3 (Q2

Q1)

F IN = Q3 Q2 Q1
ERR = Q3 Q1
Al final se incluyen los esquemas del circuito propuesto como ejemplo.

2.6.

Camino crtico y frecuencia mxima

Un concepto fundamental en diseo de sistemas sncronos es el de camino


crtico, y asociado a l es el de frecuencia mxima. Se define el camino crtico
como el camino ms largo que debe recorrer una seal desde la salida de un
sistema sncrono hasta la entrada de otro, entendiendo por el ms largo el que
genere mayor retraso.
Esta definicin viene motivada por el hecho de que entre dos flancos consecutivos de reloj las seales deben haberse estabilizado, de manera que cuando
llegue el segundo flanco todos los biestables tengan a la entrada la seal correspondiente.
El retraso del camino crtico ser por tanto el retraso mximo que se producir en el circuito. Por tanto, el periodo de la seal de reloj que lo gobierne, para
que funcione correctamente, tendr que ser mayor que este retraso. As, este retraso ser igual al periodo mnimo. Y la inversa de este periodo mnimo ser,
obviamente, la frecuencia mxima, definida de esta forma como la mxima
frecuencia de reloj para la cual se puede asegurar el correcto funcionamiento del
diseo.

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D2

D1

XOR2

XNOR2

XOR2

AND3

AND3

AND3

AND2

AND3

AND3

AND3

AND3

XOR2

OR4

OR2

OR3

TOUT

CLK

AND2

AND2

AND2

Q3

Q2

Q1

Project: SEPT99
Sheet: SEPT991
Date: 9/9/99

MQUINA DE ESTADOS

FDR

FDR

FDR

EX. DE SEPTIEMBRE 1999


Circuitos Electrnicos
ESI. Dept. Ing. Elec
Date Last Modified: 10/14/4

Q3

Q2

Q1

INV

INV

INV

AND2

AND3

XOR2

AND3

AND2

SALIDAS DE LA MQUINA DE ESTADOS

C1

EX. DE SEPTIEMBRE 1999


Circuitos Electrnicos
ESI. Dept. Ing. Elec
Date Last Modified: 10/14/4

ERR1

FIN

C2

Project: SEPT99
Sheet: SEPT992
Date: 9/9/99
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