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Additionneur 4 bits.
Additionneur soustracteur.
Comparateur.

1. Additionneur 4 bits:
1-1.introduction:
Un additionneur sur 4 bits est un circuit qui permet de faire
laddition de deux nombres A et B de 4 bits chacun A (a3a2a1a0)
B (b3b2b1b0)
En plus il tient en compte de la retenu entrante
En sortie on va avoir le rsultat sur 4 bits ainsi que la retenu (5bits en
sortie)
Donc au total le circuit possde 9 entres et 5 sorties.
Avec 9 entres on a 2^9=512 combinaisons !!!!!! Comment faire
pour reprsenter la table de vrit ?????
Il faut trouver une solution plus facile et plus efficace pour concevoir
ce circuit ?
Lorsque on fait laddition en binaire, on additionne bit par bit en
Commenant partir du poids fiable et chaque fois on propage la
Retenue sortante au bit du rang suprieur.
Laddition sur un bit peut se faire par un additionneur complet sur 1
bit.
Solution:
Pour effectuer l'addition de deux nombres de 4 bits, il suffit de
chaner entre eux par 4 additionneurs 1-bit complets. La retenue est
ainsi propage d'un additionneur l'autre. Un tel additionneur est
appel un additionneur srie.

1-2. Demi-additionneur :
Ce circuit, qui permettrait d'effectuer l'addition des deux bits
de plus bas poids est appel demi-additionneur (Half-Adder).
Ecrivons la table de vrit de celui-ci :
1-2-1. Table de vrit/quations/logigramme:

Si nous crivons ces deux fonctions sous leur forme canonique

il vient :

Nous reconnaissons pour la sortie D une fonction OU exclusif,

donc :

Ce qui peut tre ralis par le circuit schmatis sur le

logigramme de la figure 3.

1-2-2.Circuit daprs ms11 (ADD 1 bit) :

X1
J1

2.5 V
HB1
IO1 IO1
IO2 IO2

Ke y = A
J2

IO3
IO4

IO3
IO4

X2
HA

Ke y = B
V1
12 V

1-3. Additionneur complet 1bit:

1-3-1. Table de vrit:

Expressions de s & C :

2.5 V

Daprs table de karnaugh on obtient :

C=AB+AR+BR
1-3-2.Circuit intgrer add 1 bit:
Daprs les expressions S & C on obtiendra le logigramme suivant :

1-3-3.Circuit daprs ms11 (ADD 1 bit) :

X1
J1

2.5 V
HB1
IO1 IO1
IO2 IO2

Ke y = A
J2

IO3 IO3
IO4 IO4

X2
HA

Ke y = B
V1
12 V

2.5 V

1-4.Additionneur 4 bit :
1-4-1.Association de 4 add 1 bit :

1-4-2.Circuit daprs ms11:

X1
J1

2.5 V

HB1

Ke yJ2= A

IO1 IO1
IO2 IO2
IO3 IO3

IO4 IO4
IO5 IO5

FA

Ke y = B

X2
J3
Ke y = C
J4

2.5 V

HB2
IO1 IO1
IO2 IO2
IO3 IO3

IO4 IO4
IO5 IO5

X3

FA

Ke y = D
J5

2.5 V

HB3
IO1 IO1
IO2 IO2
IO3 IO3

Ke y = E
J6

IO4 IO4
IO5 IO5

X4

FA

Ke y = F
J7

2.5 V
HB4

Ke y = G
J8

IO1 IO1
IO2 IO2
IO3 IO3

IO4 IO4
IO5 IO5

X5
2.5 V

Ke y = H
FA
V1
12 V

2-Additionneur Soustracteur:
2-1.Introduction:
Il n'y a pas de circuit soustracteur dans un processeur parce que l'on
peut implmenter la soustraction l'aide de l'additionneur avec des
modifications mineures. Pour ce faire, on exploite les proprits du
complment 2 et le fait que le bit de poids faible de l'additionneur
n'a pas de retenue d'entre. En effet, effectuer X - Y en complment
2, est quivalent X + Y' + 1. Pour effectuer la deuxime addition
(+1), il suffit d'injecter un 1 en guise de retenue dans l'additionneur de
poids faible. On peut donc supposer que l'on dispose d'un signal de
contrle c qui vaut 0 lorsque l'on veut faire une addition, et 1 lorsque
l'on veut faire une soustraction. On utilise ce signal c comme retenue
du bit de poids faible de l'additionneur. Enfin, pour obtenir Y', il suffit
de rajouter un inverseur (une porte XOR) en entre de chacun des
additionneurs 1-bit : yi c ; lorsque c vaut 0, la valeur d'entre de
l'additionneur i est yi, et lorsque c vaut 1, la valeur d'entre est yi'.
Donc, lorsque c vaut 0, l'opration effectue par le circuit est X + Y, et
lorsque c vaut 1, l'opration effectue est X +Y' + 1.

2-2.Demi-soustracteur 1 bits:
2-2-1. Table de vrit/quations/logigramme:
La table de vrit pour un demi-soustracteur (ne tenant pas
compte d'une ventuelle retenue provenant des bits de poids
infrieurs) est la suivante :

O D reprsente le rsultat de la soustraction A B et C la retenue.

Nous en dduisons les expressions logiques dfinissant D et C :

Et le schma correspondant :

2-2-2.Circuit daprs ms11:

X1
J1
Ke y = A
J2
Ke y = B

2.5 V
HB1
IO1 IO1
IO2 IO2

IO3 IO3
IO4 IO4

X2
2.5 V

Demi-soustracteur

V1
12 V

2-3.Additionneur-soustracteur 1bit:
2-3-1.Table de vrit:
SST
0
1

A+B
A-B

A
A
A

r
0
1

b
B

S
s
s

R
r
0

2-3-2.Circuit daprs Ms11:

X1
J3

2.5 V
HB1

U 12

IO1 IO1
IO2 IO2
IO3 IO3

Ke y = S
J1

IO4 IO4
IO5 IO5

X2

XOR 2
FA

Ke y = B

U 14

U 13

2.5 V

AN D 2

J2
N OT
Ke y = A

V1
12 V

3-Comparateur:
3-1.Introduction:
Le comparateur est un circuit arithmtique permettant de comparer
deux nombres binaires A et B. A et B doivent avoir la mme longueur
(nombre de bits). On cherche savoir si A > B, A<B ou A=B. On
comprend donc que le circuit rpond une question trois choix.

3-2.principe:
Les bits de mme rang Ai et Bi des 2 mots comparer sont analyss
par une fonction "OU-exclusif-NON" pour donner en sortie
l'indication d'galit (e=1) ou de non galit (e=0). Les 2 mots A et B
sont gaux si et seulement si tous leurs bits de mme rang Ai et Bi
sont gaux. En consquence pour obtenir A=B, il suffit de mettre en
condition "ET" les diffrents rsultats.

3-3. comparateur 1bit :

3-3-1. table de vrit / quations / logigramme :

Note :
La fonction C doit tre gale 1 si et seulement si A > B, la fonction
D si et seulement si A < B et la fonction E si et seulement si A = B.

La figure 14 prsente le diagramme d'un bloc logique comparant deux

bits A et B.

10

3-3-2. circuit daprs MS 11 :

Asup B
2.5 V
J1
Ke y = A
J2
Ke y = B

Ae g a lB

HB1
IO1 IO1
IO2 IO2

IO3 IO3
IO4 IO4
IO5 IO5

comparateur 1 bit

V1
12 V

11

2.5 V
AinfB
2.5 V