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Facult des Sciences et Techniques Tanger

Dpartement Gnie lectrique

Cours des

Circuits logiques

Par : Karim EL MOKHTARI

A l'usage des tudiants des matrises :


IEEA et Gnie informatique

Cours des circuits logiques - K. EL MOKHTARI - 1998/99

Table des matires

CHAPITRE 1 : ALGBRE DE BOOLE

I. DFINITION
II. FONCTIONS FONDAMENTALES
II.1.
Fonctions une variable
II.2.
Fonctions deux variables
III. LOIS FONDAMENTALES
III.1. La commutativit
III.2. Lassociativit
III.3. La distributivit
III.4. Lidempotence
III.5. La complmentarit
III.6. Identits remarquables
IV. RELATIONS DE BASE
V. THORME DE DE MORGAN
V.1.
Enonc
V.2.
Application du thorme
VI. FORME CANONIQUE DUNE FONCTION
VII.
8
VII.1. Dfinition
VII.2. Construction de la table de Karnaugh

3
3
3
4
5
5
5
5
5
6
6
6
6
6
6
7

TABLE DE KARNAUGH
8
8

CHAPITRE 2 : SIMPLIFICATION DES FONCTIONS LOGIQUES

10

I.

SIMPLIFICATION GRAPHIQUE LAIDE DE LA TABLE DE KARNAUGH


I.1.
Principe
I.2.
Fonctions incompltement dfinies
II. SIMPLIFICATION ALGBRIQUE
III. NOTION DALA DE FONCTIONNEMENT
IV. RALISATION DES CIRCUITS LOGIQUES

10
10
12
13
13
14

CHAPITRE 3 : SYNTHSE DES CIRCUITS COMBINATOIRES

15

I. INTRODUCTION
II. LADDITIONNEUR
II.1.
Le demi-additionneur
II.2.
Ladditionneur complet
II.3.
Ralisation dun additionneur 4 bits
III. LE COMPARATEUR
III.1. Dfinition
III.2. Comparateur de deux nombres de 1 bit

15
15
15
15
16
17
17
17

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III.3. Comparateur de deux nombres de n bits


IV. LE MULTIPLEXEUR / DMULTIPLEXEUR
IV.1. Le multiplexeur
IV.2. Le dmultiplexeur
IV.3. Application des multiplexeurs : gnration des fonctions combinatoires
V. LE DCODEUR
VI. L'UNIT ARITHMTIQUE ET LOGIQUE (UAL)
VI.1. Dfinition
VI.2. Ralisation d'une UAL de 2 bits

18
19
19
21
22
22
23
23
23

CHAPITRE 4 : CIRCUITS SQUENTIELS

24

I.

24
25
25
25
25
26
26
27
27
28
28
30
30
31
31
31
35
38
38
38
38
39

INTRODUCTION AUX CIRCUITS SQUENTIELS


I.1.
Notion de squence
I.2.
Systmes synchrones et asynchrones
II. LA MMOIRE LMENTAIRE : LA BASCULE
II.1.
Dfinition
II.2.
La bascule RS (Reset/Set)
II.3.
Bascule JK
III. LES BASCULES SYNCHRONES
III.1. Introduction
III.2. Bascule RSH
III.3. Bascule JKH
III.4. Bascule D (Data)
III.5. Bascule T (Trigger)
IV. LES COMPTEURS
IV.1. Dfinition
IV.2. Compteurs synchrones
IV.3. Compteurs asynchrones
V. LES REGISTRES
V.1.
Dfinition
V.2.
Les registres de mmorisation
V.3.
Les registres dcalage
V.4.
Application des registes

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Chapitre1

Algbre de Boole

I. Dfinition
Lalgbre de Boole est un ensemble de variables deux tats : 0 (ou faux) et 1 (ou vrai) muni dun
certain nombre doprateurs. Lassociation de ces variables dites boolennes ou logiques avec ces
oprateurs donne naissance des fonctions logiques.
Une fonction logique peut tre reprsente par :
1. Une expression algbrique faisant intervenir les variables logiques dont elle dpend et les
oprateurs fondamentaux
Exemple
f1 ( x , y, z ) = x y + xzy
f 2 ( x , y ) = ( x y ) + xy

2. Une table de vrit qui donne la valeur de la fonction pour toute combinaison possible des
variables dont elle dpend.
Exemple
a
0
0
1
1

b
0
1
0
1

f(a,b)
0
1
0
0

II. Fonctions fondamentales


II.1. Fonctions une variable
x
f(x)
0
0
1
0
f( x) = 0

x
0
1
f( x)

fonction nulle

f(x)
1
1
=1

x
f(x)
0
0
1
1
f( x) = x

fonction unit

x
f(x)
0
1
1
0
f( x) = x

fonction identit

fonction NON ou
complmentation

Symbole
x

Porte OUI (ou buffer)

Porte NON (ou inverseur)

S=x

S=x

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II.2. Fonctions deux variables


II.2.1. Fonction ET
x
0
0
1
1

y
0
1
0
1

Symbole

S
0
0
0
1

Equation
S=x.y

x
S
y

II.2.2. Fonction OU
x
0
0
1
1

y
0
1
0
1

S
0
1
1
1

Symbole

Equation
S=x+y

x
S
y

II.2.3. Fonction OU exclusif


x
0
0
1
1

y
0
1
0
1

S
0
1
1
0

Equation

Symbole

S = x y = xy + x y

x
S
y

II.2.4. Fonction NON-ET (ou NAND)


Equation : S = x . y
Symbole
x
S
y

x
S
y

II.2.5. Fonction NON-OU (ou NOR)


Equation : S = x + y
Symbole
x
S
y

x
S
y

II.2.6. Exemples de fonctions logiques


Exemple 1
I1

I2

L=I1.I2
E

La lampe L sallume quand les interrupteurs I1 ET


I2 sont tous les deux ferms.

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Exemple 2
I1

I2

L=I1+I2

La lampe L sallume quand l'un des interrupteurs


(I1 OU I2) est ferm.

III. Lois fondamentales


Soit : x,y,z trois variables boolennes

III.1. La commutativit
x.y = y.x
x+y = y+x

III.2. Lassociativit
x.(y.z) = (x.y).z
x+(y+z) = (x+y)+z
Exercice
Vrifier ces lois par table de vrit.

III.3. La distributivit
a- De lopration ET sur OU
x.(y+z) = xy + xz
b- de lopration OU sur ET
x+(y.z) = (x+y).(x+z)
Ralisation de (a)
x.(y+z)

xy+xz
x

x
x(y+z )

y
z

Les deux ralisations donnent le mme rsultat, cependant on prfre la ralisation x.(y+z) parce
qu'elle est moins coteuse en portes logiques.

III.4. Lidempotence
a-

x+x =x

En effet :

Si x=0 alors x+x = 0+0 = 0 = x


Si x=1 alors x+x = 1+1 = 1 = x

b-

x .x = x

xy+xz

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III.5. La complmentarit
a-

x + x =1

En effet : 0+1 = 1 et aussi 1+0 = 1


b-

x .x = 0

En effet : 0.1 = 0 et aussi 1.0 = 0

III.6. Identits remarquables


1.A = A

1+A = 1

0.A = 0

0+A = A

IV. Relations de base


a-

xy + x y = x

et

( x + y )( x + y ) = x

b-

x + xy = x

et

x .( x + y ) = x

c-

x + xy = x + y

et

x .( x + y ) = xy

d- Thorme du concensus :
a-

xy + x z + yz = xy + x z

Le terme yz est le terme concensus. Il peut tre simplifi.


b- ( x + y )( x + z )( y + z ) = ( x + y )( x + z )
Exercice : Dmontrer ces relations en vous basant sur les relations fondamentales.

V. Thorme de DE MORGAN
V.1. Enonc

La ngation dun produit de variables est gale la somme des ngations de ces variables.
abc = a + b + c

La ngation dune somme de variables est gale au produit des ngations de ces variables.
a + b + c = a . b .c

Exercice : Dmontrer ce thorme par table de vrit.

V.2. Application du thorme


Le thorme de DE MORGAN permet de transformer une somme de produits en un produit de
sommes et inversement
Exemple
Z = a b + cd + a d
Z = Z = a b + cd + a d

En appliquant le thorme de DE MORGAN :


Z = ( a + b )( c + d )( a + d )

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Grce ce thorme, on dmontre que les oprateurs NOR et NAND sont des oprateurs
universels, autrement dit, on peut raliser nimporte quelle fonction logique uniquement avec l'un
de ces oprateurs. Il suffit de dmontrer que les oprateurs fondamentaux (NON, ET, OU)
peuvent tre remplacs par une combinaison de NOR ou de NAND.
V.2.1. Dmonstration pour loprateur NAND
NON

S = x = xx

ET
x
S
y

x
S
y

S = x .y = x .y

OU
x
x
S
y

S
y

S = x + y = x + y = x .y

Exercice : Faire le mme travail pour loprateur NOR.

VI. Forme canonique dune fonction


Toute fonction peut tre reprsente sous sa forme canonique. Sous cette forme, chaque terme est
constitu de toutes les variables de la fonction.
Exemple
x
0
0
1
1

y
0
1
0
1

S
0
1
0
1

1re forme canonique (somme de produits) : S = x y + xy


On cherche dans la table de vrit toutes les combinaisons pourlesquelles S=1. A chacune de ces
combinaisons on fait correspondre un produit danslequel les variables ayant la valeur 0 sont
complmentes et les variables ayant la valeur 1 non complmentes. La fonction S est alors la
somme de tous ces produits.
Dans notre cas, S vaut 1 pour : x=0, y=1 terme x y et pour x=1, y=1 terme xy

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2me forme canonique (produit de sommes) : S = ( x + y )( x + y )


On cherche cette fois les combinaisons pourlesquelles S=0. Chaque combinaison fait apparatre
une somme danslaquelle les variables ayant la valeur 1 sont complmentes et celles ayant la
valeur 0 non complmentes.
Dans notre cas, S vaut 0 pour : x=0, y=0 terme ( x + y ) et pour x=1, y=0 terme ( x + y )

VII. Table de Karnaugh


VII.1. Dfinition
La table de Karnaugh est une reprsentation plus compacte de la table de vrit.
Pour une fonction n variables, la table de Karnaugh comporte 2n cases. Dune case la case
voisine (verticalement ou horizontalement), une seule variable change dtat car les lignes et les
colonnes sont repres par le code binaire rflchi.
Les axes de symtrie de la table de Karnaugh sont les axes de symtrie du code binaire rflchi.
Les combinaisons correspondantes des cases symtriques par rapport lun des axes sont
adjacentes
Exemple de fonction 2 variables
f
x2

x1

f
Ou bien

1re forme canonique : f = x 1 x 2 + x 1 x 2 + x 1 x 2

2me forme canonique : f = x 1 + x 2

Code binaire rflchi

x1 x2
00

01

11

10

VII.2. Construction de la table de Karnaugh


VII.2.1. A partir de la table de vrit
A chaque combinaison de la table de vrit correspond une case unique dans la table de
Karnaugh. Cette case reoit la valeur de la fonction.
Table de vrit
c
0
0
0
0
1
1
1
1

b
0
0
1
1
0
0
1
1

a
0
1
0
1
0
1
0
1

S
1
0
1
0
0
1
1
0

S
c

ba

00

01

11

10

S = a b c + a b c + a b c + a bc

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VII.2.2. A partir de lexpression logique de la fonction


Soit la fonction suivante :
S = a ( b + c ) + ab c + a b cd

On dveloppe la fonction sous forme de somme de produits :


S = a b + a c + ab c + a b cd

Chaque terme fait apparatre un certain nombre de "1" dans la table de Karnaugh :
Terme a b

: Si a=0 et b=1 alors S=1 c,d : on met 1 dans les cases pourlequelles a=0 et b=1

Terme a c

: Si a=0 et c=0 alors S=1 b,d

Terme ab c

: Si a=1, b=1 et c=0 alors S=1 d

Terme a b cd

: Si a=1, b=0, c=1 et d=1 alors S=1

cd

ac
00

01

11

10

00

01

11

10

ab

ab c
a b cd

ab

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Chapitre 2

Simplification des fonctions


logiques

Dfinition
La simplification dune fonction logique est son criture sous forme dune expression contenant le
minimum de lettres et de termes.

I. Simplification graphique laide de la table de Karnaugh


I.1. Principe
Soit une fonction logique dfinie par une table de Karnaugh. On peut simplifier la fonction en
effectuant des groupements des cases adjacentes contenant la valeur 1 :
I.1.1. Groupement de 2 cases adjacentes
S
x1

x2x3
00
a
0
1
1

01

11

10

0
c

0
d

Les cases a et b sont adjacentes ainsi que c et d :


a = x1x 2 x 3
b = x1x 2 x 3

a + b = x1x 2 x 3 + x1x 2 x 3 = x 2 x 3( x1 + x1) = x 2 x 3

c = x1x 2 x 3
d = x1x 2 x 3

c + d = x1x 2

do : S = a + b + c + d = x 1 x 2 + x 2 x 3
Le groupement de deux cases adjacentes contenant la valeur 1 correspond deux termes qui
diffrent dune variable complmente dans un terme et non complmente dans lautre. Le
terme rsultant du groupement ne comporte pas cette variable qui change dtat.
I.1.2. Groupement de 4 cases adjacentes
A

x2x3
00
x1
00
10

0
0

a
c

01

1
1

b
d

11

10

0
B

10

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A = a + b = x1x 3
B = c + d = x1x 3

S = a + b + c + d = A+ B = x3

le groupement de 4 cases adjacentes contenant la valeur 1 conduit un terme rduit dans lequel
deux variables disparaissent.
Dune manire gnrale, le groupement de 2n (2,4,8,16, ) cases adjacentes conduit un terme
rduit dans lequel n variables disparaissent.
Principe de la simplification graphique
La simplification graphique consiste faire apparatre sur la table de Karnaugh des groupements
en puissance de 2, aussi importants que possible, de cases adjacentes contenant la valeur "1". Une
mme case peut faire partie de plusieurs groupements. L'criture simplifie de la fonction est la
somme des termes engendrs par chaque groupement.
Remarques

Ladjacence existe aussi sur les extrmits de la table


S
S cd
00

01

11

10

00

01

11

10

ab

01

11

10

00

01

11

10

S = bc

cd

00

ab

S = bd

Pour reprsenter la fonction sous forme de produits de sommes on procde par groupement
des "0".
S
x1

x2x3
00
a
0
0
1

a = x1 + x 2 + x 3
b = x1 + x 2 + x 3

01

11

10

S = a .b = ( x 1 + x 2 + x 3 )( x 1 + x 2 + x 3 ) = ( x 2 + x 3 ) + x 1 x 1 = x 2 + x 3

Exemple
Ecrire la forme simplifie de la fonction dfinie par la table de Karnaugh suivante :
S

cd

00

01

11

10

00

01

11

10

ab

11

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Solution
S

cd

00

01

11

10

00

01

11

10

ab

S = c d + b c + a bd + ab d

Ralisation avec des portes NAND


S = S = c d + b c + a bd + ab d = c d . b c .a bd .ab d
a

a bd

ab d
d

bc

cd

I.2. Fonctions incompltement dfinies


Dans des cas pratiques, certaines combinaisons de variables nont aucun sens physique et
napparaissent jamais dans la ralit. Il est donc inutile de spcifier la valeur de la fonction pour
de telles combinaisons.
Dans ce cas, le concepteur peut sa convenance attribuer ces cases la valeur 0 ou 1 de manire
obtenir le maximum de groupements.
Exemple
S

x3x4
00

01

11

10

00

01

x1x2

11
10

0
0

0
b

1
Groupement inutile
(terme en plus)

: Etat indetermin

Pour obtenir la forme la plus simplifie de la fonction, on attribue 1 la case "a" afin dobtenir un
groupement de quatre 1 et 0 aux cases "b" et "c".
S = x 3 x 4 x1 + x1x 4

12

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D'une manire gnrale, dans un groupement, il doit y avoir au moins un seul "1" n'appartenant
aucun autre groupement, sinon, le groupement est inutile (voir table de Karnaugh ci-dessus).

II. Simplification algbrique


Cette mthode se base sur les lois et thormes fondamentaux de lalgbre de Boole et en
particulier labsorption et le thorme de concensus.
Exemple
S = xyz + xy z + x y z + x y z
S = xy ( z + z ) + x y ( z + z )
S = x( y + y) = x

III. Notion dala de fonctionnement


Soit la fonction S dfinie par sa table de Karnaugh :
S

yz

00

01

11

10

S = x z + yz
S2

S3

On pose : S 1 = y , S 2 = x y et S 3 = y z
Ralisation
S1
y

S3

z
S

S2

Les oprateurs nont pas un temps de rponse nul. Autrement dit, vis--vis des variations des
entres, la sortie ne ragit quaprs un temps de retard "td".
Exemple

t
td

td

Examinons le comportement du circuit logique de la fonction S prcdente au passage de la


combinaison xyz = 011 la combinaison xyz = 001 (y passe de 1 0) :

13

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S1 = y

td

S 2 = xy

t
ici S2 et S3 sont 0 d'o S=0 aprs td

S 3 = y z = S 1z

td

td

Les chronogrammes montrent que la sortie S passe au niveau 0 pendant td lors du passage de la
combinaison 011 001 alors quelle devait rester 1 daprs la table de Karnaugh.
Si le rcpteur reli la variable S est rapide, il peut prendre en compte cet ala et entraner un
dysfonctionnement du systme.
Afin de supprimer lala, on introduit un autre groupement permettant le passage de S2 S3.
S

yz

xz

00

01

11

10

Le terme x z reste 1 au moment du passage de 011 001 et force S 1.


En gnral, les termes anti-ala ne sont ajouts que si le systme en aval est plus rapide que les
oprateurs.

IV. Ralisation des circuits logiques


Les portes et les circuits logiques fondamentaux existent sous forme de circuits intgrs.
Il existe plusieurs familles logiques. Les plus rpandus sont les circuits TTL (grande vitesse) et
les CMOS (faible consommation en statique).
Exemple
Le circuit intgr 7400 est un circuit TTL.
Il comporte 4 portes logiques NAND.

7400

Fente de reprage

1
2

14

4
5

Bornes 14 et 7 : Alimentation du
circuit

9
10

12
13

11

14

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Chapitre 3

Synthse des circuits


combinatoires

I. Introduction
Un circuit combinatoire est un circuit dont ltat des sorties dpend uniquement de la
combinaison dtat des entres.
La synthse dun systme combinatoire passe par les tapes suivantes :
1.
2.
3.
4.

Lecture et analyse du cahier des charges et dfinition des entres/sorties


Ecriture sous forme canonique ou reprsentation par table de vrit
Simplification des diffrentes sorties
Ralisation du logigramme

II. Ladditionneur
II.1. Le demi-additionneur
Cest un circuit qui ralise laddition de 2 bits a et b.

a
0
0
1
1

b
0
1
0
1

S
0
1
1
0

C
0
0
0
1

S (Somme)

1/2
b

C (Retenue)

S = ab + a b = a b
C = a .b
a
S

II.2. Ladditionneur complet


Soit faire laddition de deux nombres A et B de 4 bits :
A = a 3 a 2 a 1 a 0 ; B = b 3 b 2 b1 b0

Retenue de a0+b0
c2 c1 c0

Retenue de A+B
c3

a3 a 2 a 1 a 0

b3 b2 b1 b0
S3 S2 S1 S0

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Le demi-additionneur ne permet pas la prise en compte de la retenue de laddition prcdente.


Ladditionneur complet, qui sera utilis comme cellule de base de l'addition, doit disposer dune
3me entre recevant la retenue prcdente.
Synthse de l'additionneur complet
ai
0
0
0
0
1
1
1
1
Si
ai

ci
ai

bi
0
0
1
1
0
0
1
1

ci-1
0
1
0
1
0
1
0
1

Si
0
1
1
0
1
0
0
1

bici-1
00

01

11

10

bici-1
00

01

11

10

ci
0
0
0
1
0
1
1
1

ai

Si

bi
ci-1

Ci

ai bi ci-1

Si

S i = a i bi ci 1 + a i bi ci 1 + a i bi ci 1 + a i bi ci 1
S i = ci 1 ( a i bi + a i bi ) + ci 1( a i bi + a i bi )
S i = ci 1 ( a i bi ) + ci 1 ( a i bi )
S i = a i bi ci 1
Ci = a i bi + a i c i 1 + b i c i 1

II.3. Ralisation dun additionneur 4 bits


On ralise un additionneur de n bits en connectant n additionneurs en cascade (voir ci-dessous).
Lentre de retenue du premier additionneur (Cin) est mise 0. La sortie de retenue du dernier
additionneur (Cout) reprsente la retenue de laddition sur n bits.
b3

a3

b2

a2

b1

a1

b0

a0
Cin
(entre de retenue)

bi

ai

Ci

ci-1

Si

bi

ai

Ci

ci-1

Si

bi

ai

Ci

ci-1

Si

bi

ai

Ci

ci-1

Si

Cout
(sortie de retenue)
S3

S2

S1

16

S0

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L'additionneur 4 bits est disponible sous forme d'un circuit intgr de rfrence : 7483.

A0
A1
A2
A3

B0
B1
B2
B3
Cout

10
8
3
1

11
7
4
16

14

7483

Cin

13

S0
S1
S2
S3
9
6
2
15

Exercice
Raliser un additionneur 6 bits l'aide de deux circuits intgrs 7483.

III. Le comparateur
III.1. Dfinition
Le comparateur est un circuit combinatoire susceptible de comparer deux nombres binaires A et
B de n bits. En gnral, le rsultat de la comparaison est fourni sur 3 sorties S>, S= et S< :

S> = 1 si A>B

S= = 1 si A=B

S< = 1 si A>B

Reprsenation symbolique
A0

.....

S<
S=
S>

An-1
B0

.....
Bn-1

Comparateur

III.2. Comparateur de deux nombres de 1 bit


a
0
0
1
1

b
0
1
0
1

s>
0
0
1
0

s=
1
0
0
1

s<
0
1
0
0

s> = ab

s= = a b

s<
s=

s>

s<

s< = a b

s=

s> + s< = a b + a b = a b
s>

donc s = = s > + s <

17

Cours des circuits logiques - K. EL MOKHTARI - 98/99

III.3. Comparateur de deux nombres de n bits


Principe
Soit A et B deux nombres de 2 bits : A = a 1 a 0 ; B = b1 b0
La dmarche de comparaison est la suivante :
Non

a1>b1

Oui

a1<b1

Non

Oui

a0>b0

Non

Oui

a0<b0

Non

Oui

A>B

A=B

A<B

On commence par comparer les bits de poids fort et on ne passe aux bits de poids infrieur quen
cas dgalit.
La cellule de base de comparaison doit donc disposer d'entres permettant la prise en compte du
rsultat de la comparaison des bits de poids infrieur.
Cellule de base
a

Comparateur
s<

s=

s>

I<

S<
Circuit combinatoire

I=
I>

S=
S>

I<, I= et I> : Entres recevant le rsultat de la comparaison des bits de poids infrieur.
D'aprs l'organigramme, les entres I<, I= et I> ne sont prises en compte qu'en cas d'galit de a et
b (s==1). Dans ce cas leur tat est directement transmis vers les sorties S>, S= et S<.
s>
1
0

s=
0
0

s<
0
1

I>
I=
I<
S>
X
X
X
1
X
X
X
0
1
0
0
1
0
0
1
0
0
0
0
1
0
X : quelconque (0 ou 1)

18

S=
0
0
0
1
0

S<
0
1
0
0
1

Cours des circuits logiques - K. EL MOKHTARI - 98/99

A partir de la table de vrit, on dduit l'quation des sorties S>, S= et S<.


S > = s > + s = I>

S = = s = I=
a

S < = s < + s = I<

Comparateur
s<

s=

s>

I<

S<

I=

S=

I>
S>

Comparaison de deux nombres de 4 bits


Le comparateur 4 bits sera ralis par la mise en cascade de 4 comparateurs de 1 bit. Le rsultat
de la comparaison est recueilli sur la sortie du dernier comparateur :

S<
S=
S>

b3

I<
I=
I>

a3

S<
S=
S>

b2

I<
I=
I>

a2

S<
S=
S>

b1

I<
I=
I>

a1

b0

a0

I<
I=
I>

S<
S=
S>

Le comparateur 4 bits existe sous forme de circuit intgr de rfrence : 7485.

A0
A1
A2
A3

B0
B1
B2
B3
I<
I=
I>

10
12
13
15

9
11
14
1

2
3
4

7485

S<
S=
S>

7
6
5

Exercice
Raliser un comparateur 8 bits avec deux circuits intgrs 7485.

IV. Le multiplexeur / dmultiplexeur


IV.1. Le multiplexeur
Un multiplexeur est un circuit combinatoire qui permet de choisir une parmi N entres
dinformation et transfrer son vers la sortie. Le choix de lentre se fait l'aide de n entres
d'adressage.
Le multiplexeur est aussi appel "Slecteur de donnes" (Data selector).

19

S<
S=
S>

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Reprsentation symbolique
E0
E1

Ei : entres d'information ;

.....

S : sortie
Aj : entres d'adressage
A0

An-1

EN

La relation entre le nombre des entres d'information et des entres d'adressage est : N=2n.
Ralisation d'un multiplexeur 4 bits
Ce multiplexeur dispose de 4 entres d'information (E0 E3). On aura donc besoin de 2 entres
d'adressage (A0 et A1) car 4=22. La sortie S prend l'tat de l'entre slectionne par les entres
d'adressage.
A1

A0

E0
0
1

E3

0
1

0
1

0
1

S
0
1
0
1
0
1
0
1

E0
E1
E2
E3

S
A0

E2

A1

E1

S = A1 A0 E0 + A1 A0 E1 + A1 A0 E 2 + A1 A0 E 3
A1

A0

E0

E1
S

E2

E3

20

Cours des circuits logiques - K. EL MOKHTARI - 98/99

IV.2. Le dmultiplexeur
Le dmultiplexeur est un circuit combinatoire qui ralise la fonction inverse du multiplexeur c'est
dire qu'il permet de choisir une sortie parmi N suivant le code appliqu aux entres
d'adressage. Cette sortie reoit l'tat de l'entre d'information.
Reprsentation symbolique
S0
S1

E : entre d'information
Si : sorties d'information

.....

Aj : entres d'adressage
A0

An-1

N=2n

SN

Ralisation d'un dmultiplexeur de 4 bits

E
0
1
0
1
0
1
0
1

S0
0
1

S1

S2

S3

0
1

0
1

0
1

E
A0

A0

A1

A1

S 0 = A1 A0 E ; S 1 = A1 A0 E ; S 2 = A1 A0 E ; S 3 = A1 A0 E
A1

A0

S0

S1

S2

S3

21

S0
S1
S2
S3

Cours des circuits logiques - K. EL MOKHTARI - 98/99

IV.3. Application des multiplexeurs : gnration des fonctions


combinatoires
Un multiplexeur peut remplacer un cblage classique ralis l'aide des portes logiques.
Exemple : fonction 3 variables
Soit la fonction y dfinie par sa table de Karnaugh :
y
c

ba

00

01

11

10

1
0

Pour raliser la fonction y, on utilise un multiplexeur 8


entres. Les variables a,b,c sont appliques aux entres
d'adressage

E0
E1
E2
E3
E4
E5
E6
E7

Chaque entre du multiplexeur reoit la valeur de la fonction


correspondante son adresse.

A2

A1

A0

V. Le dcodeur
C'est un circuit qui permet le passage du code binaire un autre code.
Exemple : Dcodeur BCD / 7 sgments
Ralisation d'un dcodeur 2 vers 4
Le dcodeur dispose de 2 entres et de 4 sorties. Pour chaque combinaison d'entre une seule
sortie est mise 1 selon la table de vrit ci-dessous.
b
0
0
1
1

a
0
1
0
1

Y0
1
0
0
0

Y1
0
1
0
0

Y2
0
0
1
0

Y3
0
0
0
1

Y 2 = a b ; Y0 = a b
Y1 = a b ; Y 3 = ab

Ralisation avec les portes logiques


b
a
dmultiplexeur

Ralisation avec un

Y0
1

E
A0

A1

Y0

S0
S1
S2
S3

Y1
Y2
Y3

Y1

Y2

Y3

22

Cours des circuits logiques - K. EL MOKHTARI - 98/99

VI. L'unit Arithmtique et Logique (UAL)


VI.1. Dfinition

bn-1 ... b0

an-1 ... a0

L'UAL est un circuit combinatoire capable d'excuter


des oprations arithmtiques et logiques suivant un
code de choix de l'opration.

Reprsentation symbolique
S = f(A,B) : rsultat (sur n bits)
C : code opration (sur m bits d'o
possibles)

Cout

A,B : oprandes (sur n bits)

Cm-1 ... C0

2m

oprations

Sn-1 ... S0

Exemple de circuit

Le circuit intgr 74181 est une unit arithmtique et logique 4 bits (n=4, m=4)

VI.2. Ralisation d'une UAL de 2 bits


Exemple de table d'oprations
N=2 (oprandes et rsultat sur 2 bits) ; m=3 (8 oprations)
C2
0
0

C1
0
0

C0
0
1

S
A. B

S0
a 0 b0

S0
a 1 b1

A. B

0
0

1
1

0
1

A+ B

a 0 b0
a 0 + b0

a 1 b1
a 1 + b1

a0

a1

1
1
1

0
1
1

1
0
1

B
A B
A plus B

b0
a 0 b0
a 0 b0

b1
a 1 b1
a 1 b1 a 0 b0

A B

a 0 b0

a 1 b1

Ralisation
a0
E0

b0

E1
E2
E3
E4

MUX

S0

E5
E6
A0

A1

A2

E7

a1
E0

b1

E1
E2
E3
E4

MUX

S1

E5
E6
A0

A1

A2

E7

23

C2 C1 C0

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Chapitre 4

Circuits squentiels

I. Introduction aux circuits squentiels


Un circuit squentiel est un circuit dont l'tat des sorties dpend non seulement des entres
(comme les systmes combinatoires) mais aussi du temps.
Exemple
Soit un circuit deux entres e1 et e2 et une sortie S. Ce circuit fournit un tat 1 sur S aprs
l'application de deux impulsions sur e1 et une sur e2.
e1
e2
S
Cette squence ne peut se raliser si le circuit ne dispose pas d'une mmoire.
Le modle de base d'un systme squentiel est reprsent en gnral par la machine de MEALY :
e

F
Y

M
G

F,G: Blocs combinatoires

M : Bloc mmoire

: Excitations secondaires

: Variables internes

Un systme squentiel est constitu de circuits combinatoires avec un bloc mmoire et un


bouclage interne.
Y reprsente l'tat actuel et y l'tat futur.

24

Cours des circuits logiques - K. EL MOKHTARI - 98/99

I.1. Notion de squence


0

Etat stable

1
0

2
3

Etat
i i

Une squence est une suite d'tats stables spars par des tats transitoires.
-

On dit qu'un circuit est dans un tat stable lorsque sa sortie ne varie plus pour une
combinaison d'entre dfinie.

Un circuit est dans un tat transitoire (ou instable) si au moins un de ses lments est en
cours de changement d'tat. Les tats transitoires correspondent l'volution du circuit d'un
tat stable un autre tat stable.

I.2. Systmes synchrones et asynchrones


I.2.1. Systmes synchrones
Un systme est dit synchrone lorsque le changement de l'tat de la sortie est contrl dans le
temps.
Cette synchronisation est en gnral assure par une entre unique et commune tout le
systme appele Horloge (Clock en anglais).
I.2.2. Systmes asynchrones
Un systme est dit asynchrone lorsque le changement de l'tat de la sortie n'est contrl par
aucune entre particulire.
I.2.3. Notion de chornongramme
C'est une reprsentation en fonction du temps de l'volution des grandeurs logiques.
Exemple
x

x
S
y
t
S

II. La mmoire lmentaire : la bascule


II.1. Dfinition
La bascule constitue la mmoire la plus lmentaire. Sa sortie peut prendre deux tats stables (0
ou 1). Le changement de l'tat de la bascule se fait travers ses entres.

25

Cours des circuits logiques - K. EL MOKHTARI - 98/99

II.2. La bascule RS (Reset/Set)


Table de vrit
R
0
0
1
1

S
0
1
0
1

Q
q
1
0
-

Symbole
Mmorisation

Mise 1 (Set)
Mise 0 (Reset)
Indtermin

q reprsente l'tat prcdent de la bascule (on le note aussi Qi-1)


Q reprsente l'tat actuel de la bascule (on le note aussi Qi)
Synthse
Diagramme de fluence
RS
Q

0
0

Table de Karnaugh
Q

1
0

0
1

RS

00

01

11

10

0
0

Ralisation avec des portes NAND


Q = S + q R = S .q R
S
Q

Ralisation avec des portes NOR (groupement des zros)


Q = R ( q + S) = R + ( q + S)
R
Q

II.3. Bascule JK
Pour viter l'tat indtermin (R=S=1), on dfinit une nouvelle bascule appele JK dont la
fonctionnement est le suivant :

26

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Table de vrit
J
0
0
1
1

K
0
1
0
1

Q
q
1
0
q

Symbole
Mmorisation

Mise 1
Mise 0
Inversion

Synthse
Diagramme de fluence

Table de Karnaugh
Q

JK
Q

0
0

0
1

1
0

1
1

0
0

1
1

JK
00

01

11

10

Q = Jq + q K

Identification la bascule RS
A partir de l'quation de la sortie de la bascule JK : Q = Jq + q K , on pose S = Jq et R = qK do :
Q = S + qR

qui est lquation dune bascule RS. En effet : q R = q ( qK ) = q ( q + K ) = q K


Ralisation avec des portes NAND

III. Les bascules synchrones


III.1. Introduction
L'inconvnient des circuits asynchrones est leur instabilit et leur sensibilit aux parasites. En
effet, pour la bascule JK asynchrone, la combinaison J=K=1 fait basculer la sortie indfiniment.
Afin d'viter ce problme, on utilise un signal auxiliaire appel Horloge qui n'autorise la prise en
compte des entres que pendant des intervalles de temps dfinis.

27

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Front montant
Horloge

t
Front descendant

En gnral, l'horloge est une succession d'tats 1 et 0. Si cette succession est priodique (un
signal carr) elle est caractrise par sa priode T.

III.2. Bascule RSH


La bascule RSH peut tre active l'tat haut (lorsque H=1) ou l'tat bas (H=0).
Symbole
R

H
S

Considrons le cas d'une bascule RSH active l'tat haut

H=0 : Q=q R,S. La bascule est dite dconnecte ou gele.

H=1 : la bascule RSH fonctionne comme une bascule RS ordinaire.

Equation
Q = HS + q HR

H=0 Q = q

H=1 Q = S + q R

Schma logique
S
Q
H
Q
R

III.3. Bascule JKH


III.3.1. Synthse
Symbole
R

H
S

Pour une bascule JKH active l'tat haut:

H=0 bascule gele Q=q J,K.

H=1 fonctionnement d'une bascule JK normale.

28

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Equation
Q = JHq + HKq

H=0 Q = q

H=1 Q = Jq + Kq

Schma
J
Q
H
Q

III.3.2. Bascule JK active au front montant ou descendant


Afin d'viter le basculement de la sortie pour J=K=1, il faut que la dure de l'application de l'tat
1 sur H soit trs courte. En pratique, on ajoute en amont de la bascule un circuit qui ne prend en
compte l'tat des entres qu'aux moments de transition du signal d'horloge (front montant ou
descendant). Ceci est obtenu grce au temps de rponse des portes logiques :

j
Jbascule

H
Kbascule

k
K
Etage 1

Chronogrammes
On suppose que J=1 et K=1 :

Etage 2

t
j

t
k

--------Jbascule

Retard d l'tage 1

-------Kbascule

t
Retard d l'tage 2

---------

29

Transmission de l'tat des


entres J et K la bascule

Cours des circuits logiques - K. EL MOKHTARI - 98/99

On dit que cette bascule est active au front montant.


Symbole
J

Bascule active
au front montant

Bascule active
au front descendant

III.3.3. Bascule avec entres de forage


Les entres de forage permettent de forcer la sortie de la bascule l'tat 1 ou 0 quel que soit
l'tat des autres entres.

P=0 Q=1 J,K,H

L'entre de mise 1 : P (Preset)

L'entre de mise 0 : C (Clear)

C=0 Q=0 J,K,H

III.4. Bascule D (Data)


Symbole

Table de vrit
H
D
Q
0
X
q
1
X
q
0
0

1
1

: Front montant

Q
C

La sortie recopie l'tat de l'entre D chaque front montant de l'horloge


Ralisation avec la bascule JK
D

III.5. Bascule T (Trigger)


Symbole

Table de vrit
H
0
1

T
X
X
0
1

Q
q
q
q
q

Q
C

30

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Ralisation avec la bascule JK


T

IV. Les compteurs


IV.1. Dfinition
Un compteur est un assemblage de bascules et de systmes combinatoires ayant une seule entre
: l'horloge.
On peut dfinir un compteur comme tant un systme squentiel dont les sorties indiquent le
nombres d'impulsions qui ont t appliques sur son entre horloge.
Les compteurs peuvent tre soit synchrones ou asynchrones.

IV.2. Compteurs synchrones


Dans un compteur synchrone, toutes les bascules reoivent le mme signal d'horloge.

....

Horloge

IV.2.1. Synthse d'un compteur modulo 2n


Exemple : compteur modulo 8 (ou compteur par 8)
Nombre de bascule
8 = 23 donc 3 bascules
On va raliser ce compteur avec des bascules JKH.
Rappel de la table de vrit de la bascule JK
J
0
0
1
1

K
0
1
0
1

Q
q
1
0
q

En considrant tous les tats possibles de q :


J
0
0
0
0
1
1
1
1

K
0
0
1
1
0
0
1
1

q
0
1
0
1
0
1
0
1

31

Q
0
1
0
0
1
1
1
0

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Table d'volution de la sortie


Cette table donne pour chaque volution possible de la sortie l'tat des entres J et K au moment
de l'application du front d'horloge. Elle est obtenue partir de la table de vrit prcdente.
q
0
0
1
1

Q
0
1
0
1

J
0
1
-

K
1
0

Q2
0
0
0
0
1
1
1
1

Q1
0
0
1
1
0
0
1
1

Q0
0
1
0
1
0
1
0
1

Squence de comptage

Equation des entres J et K des bascules


J0

Q1 Q0
00

Q2

10

K0

Q1 Q0
00

Q2

01

11

10

Q1 Q0
00

01

11

10

01

11

10

Q1 Q0
00
0
1

Q2

Q2

11

J1

J2

01

K1

Q1 Q0
00

Q2

01

11

10

01

11

10

K2
Q2

Equations
J 0 = K0 = 1
J 1 = K1 = Q 0
J 2 = K 2 = Q1Q0

32

Q1 Q0
00

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Ralisation
1
J

CLK

Q0

Q2

Q1

Remarque
En gnral, pour un compteur synchrone modulo m=2n ralis avec des bascules JKH, l'quation
des entres des bascules est :
J0=K0=1
Ji=Ki=Qi-1 Ji-1 pour 1 i n-1
Cette structure est appele Structure propagation de report (Ripple carry).
IV.2.2. Compteur synchrone modulo m 2n
Il existe deux mthodes de synthse : mthode directe et mthode par interruption de squence
IV.2.2.1. Mthode directe
Exemple : synthse d'un compteur par 7
Nombre de bascules : 7 23

on utilise 3 bascules

Squence de comptage
H

Q2
0
0
0
0
1
1
1

Q1
0
0
1
1
0
0
1

Q0
0
1
0
1
0
1
0

Equation des entres J et K des bascules


J0

Q1 Q0
00

Q2

01

11

10

Q1 Q0
00
0
1

J1
Q2

K0
Q2

Q1 Q0
00

01

11

10

K1
Q2

33

01

11

10

01

11

10

Q1 Q0
00

Cours des circuits logiques - K. EL MOKHTARI - 98/99

J2

K2

Q1 Q0
00

01

11

10

Q2

Q2

Q1 Q0
00

01

11

10

Equations
J 0 = Q1 + Q 2 ; K0 = 1
J 1 = Q 0 ; K1 = Q 0 + Q 2
J 2 = Q1Q0 ; K 2 = Q1

IV.2.2.2. Mthode par interruption de squence


On arrte la squence de comptage d'un compteur modulo 2n (tel que m 2n) en effectuant une
remise zro aprs l'tat (m-1) par une action sur les entres de forage C des bascules.
Exemple : Compteur modulo 10 (ou compteur BCD)
Squence de comptage
H
Q3
Q2
Q1
Q0
F
0
0
0
0
1

0
0
0
1
1

0
0
1
0
1

0
0
1
1
1

0
1
0
0
1

0
1
0
1
1

0
1
1
0
1

0
1
1
1
1

1
0
0
0
1

1
0
0
1
1

1
0
1
0
0

F : Sortie du circuit de remise zro

Remise zro (de dure trs courte)

Chronogrammes
CLK
Q0
Q1
Q2
Q3
F
0000

0001

0010

0011

0100

0101

0110

0111

1000

1001

0000
Apparition de la
combinaison 1010

34

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Ralisation
1
J

K
C

H
K
C

H
K
C

CLK

Q0

Q1

Q2

Q3

Les sorties qui sont 1 pour la combinaison de remise zro (ici Q1 et Q3) sont relies l'entre
d'une porte NAND. La sortie de celle-ci commande toutes les entres C des bascules.
Remarque
L'inconvnient de cette mthode est que l'tat m (ici 1010) apparat d'une faon fugitive en sortie
pendant une dure gale au temps mis par les bascules pour prendre en compte l'tat des entres
de forage C.

IV.3. Compteurs asynchrones


Dans un compteur asynchrone, les bascules ne sont pas toutes attaques par le mme signal
d'horloge.
IV.3.1. Compteur asynchrone modulo 2n
Il est constitu de n bascules montes en cascade de la faon suivante :
1
J

CLK

1
Q

Q0

Q1

Q2

Chronogrammes
CLK
Q0
Q1
Q2
000

001

010

011

100

101

110

111

La frquence Fi du signal Qi est 2i+1 fois plus faible que la frquence d'horloge FCLK ( Fi =

35

000

FCLK
)
2 i +1

Cours des circuits logiques - K. EL MOKHTARI - 98/99

IV.3.2. Compteur asynchrone modulo m 2n


IV.3.2.1. Mthode directe
Exemple : compteur modulo 12
Nombre de bascules : 4 (12 24)
H

Q3
0
0
0
0
0
0
0
0
1
1
1
1

Q2
0
0
0
0
1
1
1
1
0
0
0
0

Q1
0
0
1
1
0
0
1
1
0
0
1
1

Q0
0
1
0
1
0
1
0
1
0
1
0
1

de Q1

de Q1

de Q1

a. Dtermination des entres d'horloge de chaque bascule


Pour une bascule i, on cherche parmi les sorties des bascules prcdentes, la plus proche qui
assure toutes ses transitions (voir chronogrammes).
Chronogrammes
CLK
Q0
Q1
Q2
Q3
0000

0001

0010

0011

0100

0101

0110

0111

1000

1001

1010

1011

0000

Exemple : Pour la bascule 3 : la sortie Q2 ne peut pas assurer la transition 1011 0000 car Q2
reste 0 entre ces deux combinaisons, par contre la sortie Q1 peut assurer toutes les transitions
de Q3. Par consquent, l'horloge de la bascule 3 doit tre relie Q1 et non pas Q2.
De la mme manire on trouve que :

Horloge de la bascule 2 : Q1

Horloge de la bascule 1 : Q0

Horloge de la bascule 0 : Horloge du systme

b. Dtermination des quations de J et K


A l'aide de la table de transition de sortie de la bascule JK, on cherche l'tat de J et K juste pour
les combinaisons o il y a transition de l'horloge de la bascule de l'tat haut l'tat bas (front
descendant).

36

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Table d'volution de la sortie de la bascule JK


q
0
0
1
1

Q
0
1
0
1

J
0
1
-

K
1
0

J0 = K0 = 1 (transition pour chaque front descendant de H)


J1 = K1 = 1 (transition pour chaque front descendant de Q0)
J2
Q3 Q2

Q1 Q0
00

01

11

10

K2
Q3 Q2

Q1 Q0
00

01

11

10

00

00

01

01

11

11

10

10

J 2 = Q 3 ; K2 = 1

Les cases en gris (0011, 0111, 1011) sont les seules considrer pour J2, K2, J3 et K3 car Q1
(horloge des bascules 2 et 3) passe de 1 0 uniquement dans ces cases.
K3 Q 1 Q 0
J3 Q1Q0
00

01

11

10

00

01

11

10

Q3 Q2

00

01

11

10

00

01

11

10

Q3 Q2

J3 = Q2 ; K3 = 1
IV.3.2.2. Mthode par interruption de squence
On ralise un compteur asynchrone modulo 2n (tel que : m 2n) qu'on arrte l'tat m travers
les entres de forage C des bascules.
Exemple : compteur modulo 12
12 16 = 24 4 bascules
Le compteur sera remis zro ds l'apparition de la combinaison 1100.
Ralisation
1

1
J

CLK

1
J

K
C

Q1

37

K
C

Q0

K
C

Q2

Q3

Cours des circuits logiques - K. EL MOKHTARI - 98/99

Remarque
Les compteurs asynchrones sont simples et plus conomiques dans leur ralisation, mais leur
inconvnient est que chaque bascule doit attendre la commutation de toutes les bascules en
amont d'o une augmentation du temps de rponse. Ceci peut provoquer des erreurs de comptage
pour des frquences d'horloge leves.

V. Les registres
V.1. Dfinition
Le registre est un ensemble de n bascules dans lequel un groupe d'informations binaires est
conserv en attendant son traitement.
On distingue deux types de registres :
a. Les registres de mmorisation
b. Les registres dcalage

V.2. Les registres de mmorisation


Dans ces registres, les diffrents tages sont indpendants. Chaque tage est constitu d'une
bascule.
D0

D1

D2

Dn-1

.....
H

CLK

Q0

Q1

Qn-

Q2

Au front descendant de l'horloge le nombre Dn-1Dn-2 D1D0 est charg dans le registre. Ce
nombre reste stock dans le registre jusqu' l'application d'un autre front descendant sur CLK.
Ce type de registre est souvent utilis dans les microprocesseurs pour le sauvegarde des donnes.

V.3. Les registres dcalage


Le dcalage peut s'effectuer gauche ou droite.
V.3.1. Registre dcalage gauche
INIT

Ds

H
K

H
Q

H
Q

CLK

Q0

Q1

A chaque front descendant de CLK, la bascule i reoit l'tat de la bascule i-1.


La bascule 0 reoit l'tat de DS appele "entre srie".

38

Q2

Q3

Cours des circuits logiques - K. EL MOKHTARI - 98/99

V.3.2. Registre dcalage droite

DR

INIT

CLK

Q0

Q2

Q1

Q3

Le dcalage s'effectue droite (de Q3 vers Q0)


A chaque front descendant de H, la bascule i reoit l'tat de la bascule i+1.

V.4. Application des registes


V.4.1. La conversion srie/parallle et parallle/srie
La conversion parallle/srie permet d'envoyer des informations binaires en srie sur une ligne de
transmission. A la rception, le convertisseur srie/parallle permet de remettre les donnes sous
le format parallle.
Exemple : registre srie/parallle parallle/srie (ou registre universel)
D0

D2

D1

D3

Ds

H
C

H
C

H
C

CLK

Q0

D0 D3 : entres parallles

Ds : entre srie

Q0 Q3 : sorties parallles

Q3 : sortie srie

L : entre de chargement parallle

Q1

39

Q2

Q3

Cours des circuits logiques - K. EL MOKHTARI - 98/99

L'tat des entres parallles Di est transmise aux sorties Qi lorsque L est l'tat haut.
Le dcalage des bits se fait chaque front descendant de H lorsque L est l'tat bas.
V.4.2. Le compteur en anneau
On initialise le registre par une impulsion positive sur INIT Q3Q2Q1Q0 = 0001.
Ce systme est appel compteur en anneau. Il comporte 4 tats :
H

Q3
1
0
0
0

Q2
0
1
0
0

Q1
0
0
1
0

Q0
0
0
0
1

INIT

H
C

H
C

H
C

CLK
1
Q0

Q1

40

Q2

Q3

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