UNIVERSIDAD NACIONAL AUTNOMA DE MXICO

Facultad de Ingeniera

Departamento de Ingeniera Mecatrnica

Lgica Secuencial

1 Lgica Secuencial
Denicin

Es el mtodo de ordenamiento de acciones, razonamiento y expresin de la automa7zacin de
maquinaria, equipos y procesos.

Es un 7po de circuito de lgica que hace que la salida dependa no slo de la actual entrada,
tambin de la historia de la entrada. Esto est en contraste con lgica combinacional, del que salida
es una funcin, y solamente de, la actual entrada.

La lgica secuencial 7ene almacenamiento de memoria mientras que la lgica combinacional no.

1 Lgica Secuencial
Aplicacin

Se u7liza para construir algunos 7pos de computadora, memorias, para la automa7zacin de
procesos, entre otros.

En los Circuitos Combinacionales las salidas estn determinadas por completo por los valores
presentes en las entradas.

En los Circuitos Secuenciales las salidas dependen de la conducta anterior del circuito, as como de
los valores presentes en las entradas.

Los Circuitos Secuenciales se realizan usando Lgica Combinacional y uno o ms Flip-Flops.

2 Flip Flop (FF)

Denicin

Los ip-ops son celdas binarias capaces de almacenar un bit de informacin.

Un circuito ip-op 7ene dos salidas, una para el valor normal (Q) y otra para el valor complemento
del bit almacenado en l (Q). El 7po de ip-op determina la forma en que se introduce la
informacin a este.

2 Flip Flop (FF)

Flip Flop RS Directamente Acoplado (74LS279)

El ip-op RS es un Flip-op asncrono y se construye con compuertas NAND o NOR, cada uno 7ene
dos salidas, Q Y Q ( que es el complemento de Q) y dos entradas S (set) y R (reset).

2 Flip Flop (FF)

Flip Flop Asncronos:

Su salida y su estado se puede alterar en cuanto cambien los valores de sus entradas.

Flip Flop Sncronos:

Su salida y su estado se alteran, si acaso, slo en determinados instantes denidos a par7r de
una seal de reloj.

2 Flip Flop (FF)

Flip Flop RS temporizado

El FF RS Directamente Acoplado por s solo es un circuito secuencial asncrono. Al agregar
compuertas a las entradas del circuito bsico, puede hacerse que el ip-op responda a los niveles
de entrada durante la ocurrencia del pulso de reloj y esto lo convierte en un Flip-op sncrono:

Q (t + 1) = S + RQ(t)
SR = 0

Diagrama Lgico

Smbolo Grco

Tabla y la ecuacin caracters7ca

2 Flip Flop (FF)

Flip Flop JK (74LS73)

El ip-op JK es un renamiento del ip-fop RS sncrono ya que el estado indeterminado, queda
denido en el JK al retroalimentar las salidas a las entradas:

Q (t + 1) = JQ(t) + KQ(t)

Diagrama Lgico

Smbolo Grco

Tabla y ecuacin caracters7ca

2 Flip Flop (FF)

Flip Flop D (74LS74)

El Flip-op D es bsicamente un ip-op RS sncrono con un inversor en la entrada R, reduciendo el
nmero de entradas de dos a una:

Q (t + 1) = D

Smbolo Grco

Tabla y la ecuacin caracters7ca

2 Flip Flop (FF)

Flip Flop T

El ip-op T se forma de unir las terminales J y K del ip-op JK. El nombre se deriva de la habilidad
del ip-op de pasar de un estado a otro (toggle), estado complemento, cuando ocurre el pulso
de reloj mientras que la entrada T est en 1:

Q (t + 1) = TQ + TQ

Smbolo Grco

Tabla y la ecuacin caracters7ca

2 Flip Flop (FF)

Tablas CaractersJcas y de Excitacin de los FF

Las tablas caracters7cas de los ip-ops denen la propiedad lgica de los mismos y caracteriza
completamente su operacin.

Existe otra forma de representar la operacin a travs de las tablas de excitacin:

Q(t)
0
0
1
1

Q(t+1)
0
1
0
1

J
0
1
*
*

K
*
*
1
0

S
0
1
0
*

R
*
0
1
0

D
0
1
0
1

T
0
1
1
0

3 Diseo de contadores
Contador binario

El diseo de contadores requiere de la denicin del nmero de estados involucrados en el conteo
especicados a travs de un diagrama de ujo y la determinacin del 7po de ip-op que se
u7lizar.

Procedimiento

- Por cada variable u7lizar un FF
- Completar la tabla Q(t) Q(t+1) con una columna por cada entrada de los FF.
- Transferir ps resultados de las entradas de los FF a mapas K, uno por cada entrada.

3 Diseo de contadores
Ejemplo 1:

Disee un contador binario de dos bits que realice lo siguiente:

Empieze en (0,0)2 y se incremente en una unidad hasta llegar al nmero (1,1)2 y vuelva a empezar.
Emple ip-ops 7po JK, SR, D y T

Solucin:

Q(t) Q(t+1)
J
K
S
R
D
T
0
0
0
*
0
0
0
*
0
1
1
*
1
0
1
1
1
0
*
1
0
1
0
1
1
1
*
0
*
0
1
0

3 Diseo de contadores
Ejemplo 2:

Disee un contador binario de cuatro digitos que cuente desde el nmero 0 hasta el 14, solamente
los nmeros pares. Considere que inicia con cero, termina en catorce y vuelve a empezar.

Solucin:

Q(t)
0
0
1
1

Q(t+1)
0
1
0
1

J
0
1
*
*

K
*
*
1
0

S
0
1
0
*

R
*
0
1
0

D
0
1
0
1

T
0
1
1
0

3 Diseo de contadores
Ejemplo 3:

Disee un circuito contador de 3 dgitos, que cuente desde cero (000)2 hasta el numero seis (0110)2
y vuelva a empezar en cero.

U7lice un FF 7po D y un contador integrado (74LS193).

Solucin:
Q(t)
0
0
1
1

Q(t+1)
0
1
0
1

D
0
1
0
1

3 Diseo de contadores
Ejemplo 3:

Con contador 74LS193:

3 Diseo de contadores
Ejemplo 4:

Con contador 74LS193:

Si no se emplean las salidas estas no se conectan

Clear funciona con 1, es necesario contar uno mas para ver lo que se desea. Empieza en 0
Load se ac7va en 0 por o . Empieza en el nmero que se programe.

3 Diseo de contadores, 74LS193

Ejemplo 5:

Disee un contador de 3 dgitos que cuente desde el nmero (011)2 hasta el numero (111)2 y
comience en el 3:

4 Diagramas de conexin

A
74LS193

CLK
Vcc

Clear

QD

QC

QB

QA

Borrow

Carry

R1

R1

R1

R1

R1

R1

4 Diagramas de conexin
Vcc

VCC

A1

A3

A0

GND

74LS47

LT

A2

LT B1/RB0 RB1

4 Diagramas de conexin
Vcc

VCC

QC

QB

QA

R1

R1

R1

R1

R1

Carry

QD

Borrow

A1

A2

R1

CLK
R

Clear
R

A3

A0

GND

74LS47

74LS193

LT

LT B1/RB0 RB1