Micro

Introduo ao Projeto de Circuitos
Integrados Analgicos
Fernando Antnio Pinto Barqui

Departamento de eletrnica
Escola Politcnica
Universidade Federal do Rio de Janeiro
Material no disponvel para publicao
ndice
1.
Transistor MOSFET ........................................................................................................................ 5

1.1
MOSFET de Canal N .............................................................................................................. 5
1.1.1
Caractersticas DC ........................................................................................................... 5
1.1.2
Efeito de Corpo ............................................................................................................... 8
1.1.3
Modulao de Canal ........................................................................................................ 8
1.1.4
MOSFET de Canal P ..................................................................................................... 12
1.1.5
Caractersticas DC ......................................................................................................... 12
1.1.6
Efeito de Corpo ............................................................................................................. 12
1.1.7
Modulao de Canal ...................................................................................................... 13
1.2
Tecnologia CMOS................................................................................................................. 13
1.3
Capacitncias dos transistores MOSFET .............................................................................. 14
1.4
Anlise de Pequenos Sinais (AC).......................................................................................... 16
1.4.1
1.5
Layout dos Transistores......................................................................................................... 20
1.5.1
2.
Layout Para transistores PMOS com Poo N................................................................ 21
Resistores ...................................................................................................................................... 22
2.1
3.
Modelo Para Altas Freqncias..................................................................................... 18
Formas de Implementao dos Resistores............................................................................. 22
2.1.1
Resistor de Difuso N.................................................................................................... 23
2.1.2
Resistor de Difuso p+ Sobre Poo N Polarizado ......................................................... 23
2.1.3
Resistor de Poo N ........................................................................................................ 23
2.1.4
Resistor de Poo Estrangulado (Pinched Well) ......................................................... 23
2.1.5
Resistor de Polysilcio Sobre Substrato......................................................................... 24
2.1.6
Resistor de Polysilcio Sobre Poo Polarizado.............................................................. 24
2.1.7
Resistor de POLY2 Sobre Difuso p+ e Poo N ........................................................... 24
2.2
Erros na Construo dos Resistores ...................................................................................... 25
2.3
Layout Para Resistores .......................................................................................................... 26
Capacitores .................................................................................................................................... 28
3.1
Tipos de Capacitores ............................................................................................................. 28
3.1.1
Capacitor de POLY Sobre Difuso ............................................................................... 28
3.1.2
Capacitor de POLY2 sobre POLY1 sobre Poo Polarizado.......................................... 28
3.2
Modelo dos Capacitores ........................................................................................................ 29
3.2.1
Preciso dos Capacitores ............................................................................................... 29
3.2.2
Erro nas Razes de Capacitores .................................................................................... 31

2
4.
3.3
Layout dos Capacitores POLY1 Sobre POLY2 .................................................................... 33
3.4
Distribuio Fsica dos Capacitores ...................................................................................... 34
3.5
Montagem do Capacitor ........................................................................................................ 35
Chaves Analgicas ........................................................................................................................ 37

4.1
Chave Simples Tipo N .......................................................................................................... 37
4.2
Chave Simples Tipo P ........................................................................................................... 38
4.3
Chave Complementar ............................................................................................................ 39
4.4
Dimensionamento da Resistncia da Chave .......................................................................... 41
4.5
Injeo de Cargas .................................................................................................................. 42
4.5.1
4.6
5.
6.
Caracterizao do Problema .......................................................................................... 42
Compensao Para Injeo de Cargas ................................................................................... 44
4.6.1
Uso de Transistores Dummy ......................................................................................... 44
4.6.2
Uso de Chaves Gmeas ................................................................................................. 45
4.6.3
Uso de Chave Complementar ........................................................................................ 46
4.6.4
Projeto da Chave Complementar................................................................................... 46
4.6.5
Uso de Redes de Compensao ..................................................................................... 47
4.6.6
Uso de Circuitos Totalmente Diferenciais..................................................................... 48
Espelhos de Corrente..................................................................................................................... 51
5.1
Espelho Simples .................................................................................................................... 51
5.2
Espelho de Corrente em Cascode .......................................................................................... 51
5.3
Espelho de Corrente em Cascode Regulado.......................................................................... 53
Amplificadores Operacionais ........................................................................................................ 56

6.1
OTA com Sada em Cascode Dobrado.................................................................................. 57
6.1.1
Dimensionamento dos Transistores em Funo da Polarizao.................................... 57
6.1.2
Anlise AC para Baixas Freqncias ............................................................................ 59
6.1.3
Excurso de Sinal na Sada............................................................................................ 59
6.1.4
Anlise AC para Altas Freqncias............................................................................... 60
6.2
OTA com Sada em Cascode Regulado ................................................................................ 61
6.3
OTA Diferencial com Sadas em Cascode Dobrado ............................................................. 63
6.3.1
Anlise AC para Altas Freqncias............................................................................... 64
6.4
OTA Diferencial com Sadas em Cascode Regulado ............................................................ 65
6.5
Controle de Modo Comum.................................................................................................... 66
6.6
Critrio de Projeto dos OTAS ............................................................................................... 69
6.7
Otimizao Com Auxlio de Simuladores ............................................................................. 70
Introduo
A eletrnica teve incio ativamente no comeo do sculo XX com a inveno da vlvula
terminica. A partir deste momento, foi possvel desenvolver equipamentos como amplificadores,
rdios, televisores e at mesmo alguns computadores primitivos. Mas os dispositivos valvulados eram
grandes, consumiam muita energia e no se prestavam para aplicaes em miniatura. A inveno dos
transistores deu um grande impulso industria de consumo de eletrnicos, pois permitiu o
desenvolvimento de equipamentos portteis e de baixo consumo. Com a crescente sofisticao do
mercado, sistemas transistorizados mais complexos foram desenvolvidos, at que novamente o
problema do tamanho e consumo se tornou uma barreira.
Os circuitos integrados surgiram como uma soluo aparentemente definitiva para o problema da
miniaturizao e do consumo. Uma ampla gama de componentes integrados passou a ser
disponibilizada aos projetistas e a eletrnica deu um salto quantitativo e qualitativo. Os equipamentos
aumentaram de complexidade e tornaram-se mais confiveis. Neste contexto, a tecnologia de
computadores e microcomputadores teve um desenvolvimento assombroso, chegando-se a integrar
milhes de transistores em um nico chip.
Os transistores foram relegados aplicaes em freqncias muito altas e elevadas potncias, ou a
equipamentos com funes muito simples. Os projetistas de circuitos analgicos passaram a usar os
amplificadores operacionais (opamps) integrados como elemento bsico de projeto. Muitas tcnicas e
teorias foram desenvolvidas ao redor dos opamps.
Na atualidade, existe uma tendncia e um objetivo claro de desenvolver equipamentos em um nico
chip, que rene tanto os circuitos digitais quanto os analgicos. Esta tendncia tem gerado uma grande
necessidade de projetistas de circuitos integrados.
Os projetistas, de certa forma, retrocedem aos tempos ureos dos transistores, pois precisam
construir cada circuito e subcircuito a ser usado. Ainda de forma mais radical, cada componente
integrado, sejam eles transistores, resistores, capacitores e at mesmo indutores, precisam ser
dimensionados individualmente. Estes procedimentos resgatam muito do que foi desenvolvido na
poca dos circuitos transistorizados discretos. Evidentemente, uma abordagem diferente e novas
tcnicas de projeto so aplicadas integrao de circuitos.
O presente texto uma breve introduo s tcnicas de projeto de circuitos integrados analgicos,
com consideraes tericas e prticas sobre modelos e tcnicas de layout para transistores, capacitores,
resistores e opamps.
1. Transistor MOSFET
O transistor MOSFET (metal-oxide-semiconductor field-efect transistor) foi fabricado pela
primeira vez em 1960, um ano aps o incio da era do circuito integrado. O MOSFET encontra sua
maior aplicao nos circuitos integrados de larga escala (VLSI), onde se emprega a tecnologia CMOS
(complementar metal-oxide-semiconductor) que utiliza transistores de canal N e P. Os MOSFETS
tambm esto se tornando muito populares em aplicaes discretas nas reas de eletrnica de potncia,
udio, microondas e radio freqncia em geral. Por ser um dispositivo extremamente utilizado, muito
se tem feito para sua modelagem.
O objetivo deste captulo descrever o funcionamento do MOSFET e estudar suas caractersticas,
com base em um modelo simplificado, normalmente usado como ponto de partida para os projetos de
circuitos integrados.
1.1 MOSFET de Canal N
D
B
Fig. 1.1: Transistor MOSFET de canal N.
1.1.1 Caractersticas DC
Pode-se classificar o transistor MOSFET, segundo sua polarizao, basicamente em quatro regies
de operao:
Corte
Inverso fraca
Triodo (hmica)
Saturao
Na regio de corte, a tenso entre Gate e Source ( Vgs ) negativa ( Vgs < 0 ). Sob esta condio, as
junes Source-Substrato e Dreno-Substrato esto polarizadas reversamente e cercadas por regio de
depleo. No h portanto corrente eltrica significativa entre Dreno e Source ( I d ), somente a
corrente de saturao do diodo formado pela juno Dreno-Substrato. Considera-se neste caso que
Id = 0 .
Fig. 1.2: Transistor MOSFET na regio de corte.

Ao passo em que a tenso Vgs vai se tornando positiva, eltrons so atrados para a regio prxima
do Gate, devido ao campo eltrico induzido no Substrato pelas cargas positivas acumuladas na placa
de Gate. Estes eltrons recombinam-se com buracos, formando ons negativos, estendendo a regio de
depleo, conforme a Fig. 1.3. A corrente I d muito pequena e basicamente a corrente de saturao
do diodo formado pela juno Dreno-Substrato. Entretanto, como a regio de saturao diminui com o
aumento de Vgs , I d passa a depender tambm de Vgs . Esta regio de trabalho chamada de inverso
fraca. Na grande maioria das aplicaes, assume-se que I d = 0 nesta regio. A inverso fraca ocorre
para Vgs entre zero volts e a tenso de threshold ( VT ).
Fig. 1.3: MOSFET polarizado com Vgs ligeiramente positivo.

Com o aumento progressivo de Vgs , eltrons gerados termicamente na regio de depleo prxima
ao Gate ganham energia suficiente para alcanar a banda de conduo, e so aprisionados pelo campo
eltrico. Neste momento, esta regio do Substrato se torna condutora, e com portadores de carga
negativa. Forma-se um canal N entre Dreno e Source, conforme mostrado na Fig. 1.4. Esta inverso do
canal ocorre para tenses Vgs VT , onde VT a tenso de threshold. Esta regio de operao
chamada de triodo ou hmica. A equao simplificada que normalmente usada para prever a corrente
de dreno nesta regio I d = W L Cox (Vgs VT )Vds Vds2 2 , onde a mobilidade dos eltrons e
Cox a capacitncia por unidade de rea na regio de Gate. A corrente I d determinada pela diferena
de potencial Vds sobre o canal e a resistividade do mesmo.
Fig. 1.4: MOSFET polarizado na regio de triodo.
O aumento da tenso Vds eleva o campo eltrico existente entre Dreno e Gate, reduzindo o
potencial na superfcie do substrato, logo abaixo do Gate. Com isto, o canal vai estreitando-se nas
proximidades do Dreno, at que totalmente estrangulado (pinch off), conforme a Fig. 1.5. Neste
momento, a corrente I d no depende mais de Vds , e diz-se que o MOSFET est saturado. O
estrangulamento do canal ocorre quando a tenso entre Gate e Dreno menor que a de threshold ou
seja, Vgd < VT . Como Vgd = Vgs Vds , pode-se determinar a tenso Vds = Vsat a partir da qual o
MOSFET entra na regio de saturao ou seja,
Vgd < VT Vgs Vds < VT Vds > Vgs VT Vsat = Vgs VT .
O MOSFET passa a atuar como uma fonte de corrente controlada pela tenso Vgs . A equao
simplificada que descreve a corrente de Dreno nesta regio I d = W L Cox (Vgs VT ) 2 .
2
Fig. 1.5: MOSFET na regio de saturao.

Regio de corte: Vgs 0
Id = 0
Regio de inverso fraca: 0 < Vgs < VT
(
q Vgs VT
I d = I d 0e
ns kT
) 1
(1.1)
onde
Id 0 = k p
Vds2
W ns kT
V
ds
, para Vgd VT
2
L q
(1.2)
e
2
Id 0
k p W ns kT
=
, para Vgd < VT

2 L q
(1.3)
Obs: A constante ns conhecida como coeficiente de emisso, e um parmetro de processo. Como

nesta regio de operao I d basicamente a corrente de saturao dos diodos Dreno-Substrato e
Source-Substrato, sua intensidade depende da profundidade X j das difuses de Source e Dreno,
conforme apresentado na Fig. 1.6. Portanto, ns tem dependncia de X j em sua formulao.
Regio de triodo: Vgs VT , Vgd VT ou Vds Vsat , onde Vsat = Vgs VT
Id =
V2
W
k p (Vgs VT )Vds ds
2
L
Regio de saturao: Vgs VT , Vgd < VT ou Vds > Vsat , onde Vsat = Vgs VT
(1.4)
Id =
2
W kp
Vgs VT )
(
L 2
(1.5)
Fig. 1.6: Profundidade X j das difuses de Source e Dreno.
1.1.2 Efeito de Corpo

Quando uma tenso positiva Vsb aplicada entre o Source e o Substrato, a regio de depleo em
torno do Source aumenta, conforme a Fig. 1.7, aumentando tambm a tenso VT necessria para
formar o canal. Esta modulao na tenso de threshold, devida a Vsb , conhecida como efeito de
corpo, e expressa pela equao 1.6, onde VFB a tenso de banda plana, F o potencial de Fermi
e uma constante do processo de fabricao.
VT = VFB + 2 F + 2 F + Vsb
(1.6)
Fig. 1.7: Efeito de corpo.
1.1.3 Modulao de Canal

Quando ocorre o pinch-off (estrangulamento), a regio de depleo invade o canal, diminuindo
seu comprimento efetivo, conforme indicado na Fig. 1.8. A diferena de potencial ao longo do canal
permanece Vsat , de forma que a corrente de Dreno passa a depender da resistncia do canal resultante
I d = Vsat Rcanal . Pode-se estimar a corrente I d pela equao 1.5 substituindo-se L pelo seu valor
efetivo Lef = L L . Obtm-se ento
Id =
2
W kp
Vgs VT )
(
L L 2
(1.7)
A tenso sobre a regio de depleo V = Vds Vsat e a parcela L podem ser estimadas pela
equao 1.8, onde q a carga do eltron, a constante dieltrica do xido de silcio e N A a
concentrao da dopagem do substrato.
L =
2
(Vds Vsat )
qN A
Manipulando a equao 1.7 obtm-se

8
(1.8)
Id =
2
2
W kp
W kp
L
Vgs VT ) =
Vgs VT )
(
(
L L 2
L 2
L L
(1.9)
Atravs da equao 1.8 e considerando L L , o termo L ( L L ) pode ser aproximado por

L
1
L
=
1+
=1+
L
L L 1
L
L
2
(Vds Vsat ) = 1 +
L qN A
2
2
L qN A
2
(Vds Vsat )
(1.10)
Uma aproximao rude para a equao 1.10 , mas muito utilizada para clculos manuais,
L
1+
L L
2
L qN A
2
(Vds Vsat ) 1 + Vds
(1.11)
O parmetro uma constante que pode ser calculada empiricamente por
107
L NA
(1.12)
onde L medido em mcron e N A a concentrao da dopagem por centmetro cbico.

Das equaes 1.9 e 1.11, a corrente I d melhor representada por
Id =
2
W kp
Vgs VT ) (1 + Vds )
(
L 2
(1.13)
Verifica-se uma resistncia finita entre Dreno e Source, na regio de saturao, ditada pelo
parmetro . Deve-se ter em mente que a tenso de threshold VT depende de Vsb , conforme previsto
pela equao 1.6.
Fig. 1.8: Modulao de canal.

A Tabela 1.1 resume a corrente de Dreno para cada regio de trabalho do MOSFET. Na Fig. 1.9
(a) e (b) so mostradas as formas das Curvas DC de um transistor MOSFET de canal N para os casos
sem e com modulao de canal respectivamente. Os grficos da Fig. 1.10 (a) e (b) so simulaes das
curvas DC para transistores de canal longo ( L = 50 m ) e curto ( L = 1 m ) respectivamente. Observe
que a corrente de Dreno sofre uma pequena inclinao na regio de saturao, representando a
resistncia finita entre Dreno e Source. Este efeito muito menor para o transistor de canal longo.
Tabela 1.1: Caractersticas DC do MOSFET de canal N.

REGIO DE OPERAO
CONDIO
CORRENTE DE DRENO
CORTE
Vgs 0
Id = 0
(
0 < Vgs < VT

INVERSO FRACA
Vgd VT
q Vgs VT
I d = I d 0e
Id 0 = k p
Vgd < VT
Id 0
ns kT
) 1
V2
W ns kT
Vds ds
2
L q
k p W ns kT
=
2 L q
Vgs VT , Vgd VT ou
TRIODO
Vds Vsat , onde

Vsat = Vgs VT
Id =
V2
W
k p (Vgs VT )Vds ds
2
L
Id =
2
W kp
Vgs VT ) (1 + Vds )
(
L 2
Vgs VT , Vgd < VT ou

SATURAO
Vds > Vsat , onde

Vsat = Vgs VT
k p = Cox
VT = VFB + 2 F + 2 F + Vsb
(a)
(b)
Fig. 1.9: Curvas DC do transistor MOFET de canal N: a) Sem o efeito da modulao de canal
(resistncia de sada infinita); b) com o efeito da modulao de canal (resistncia de sada finita).
10

1.2mA
0.8mA
0.4mA
0A
0V
ID(M1)
1.0V
2.0V
3.0V
4.0V
5.0V
3.0V
4.0V
5.0V
V_Vds
(a)
500uA
250uA
0A
0V
ID(M2)
1.0V
2.0V
V_Vds
(b)
Fig. 1.10: Curvas DC do MOSFET: a) Canal longo, W = 100 m e L = 50 m ; b) Canal curto,
W = 2 m e L = 1 m .
11
1.1.4 MOSFET de Canal P
D
B
Fig. 1.11: Transistor MOSFET de canal P.
1.1.5 Caractersticas DC
As equaes que descrevem o comportamento DC do transistor de canal P so as mesmas
empregadas para o de canal N. Neste caso, as tenses VT , Vgs , Vds e Vsb so negativas, e a corrente I d
positiva mas no sentido Source-Dreno.
Regio de corte: Vgs 0
Id = 0
Regio de inverso fraca: VT < Vgs < 0
(
q Vgs VT
I d = I d 0e
ns kT
) 1
(1.14)
onde
I d 0 = k p
V2
W ns kT
Vds + ds , para Vgd VT
2
L q
(1.15)
e
2
Id 0
k p W ns kT
=
, para Vgd > VT

2 L q
(1.16)
Regio de triodo: Vgs VT , Vgd VT ou Vds Vsat , onde Vsat = Vgs VT

Id =
V2
W
k p (Vgs VT )Vds ds
2
L
(1.17)
Regio de saturao: Vgs VT , Vgd > VT ou Vds < Vsat , onde Vsat = Vgs VT
Id =
2
W kp
Vgs VT )
(
L 2
(1.18)
1.1.6 Efeito de Corpo

Os resultados so os mesmos obtidos para o MOSFET de canal N, mas que F e Vsb so
negativos, comum represent-los em mdulo, conforme a equao 1.19.
VT = VFB 2 F
12
2 F + Vsb
(1.19)
1.1.7 Modulao de Canal

As frmulas tem a mesma forma que no caso do MOSFET tipo N, mas lembrando que Vds
negativo, conforme a equao 1.21.
Id =
107
(1.20)
L NA
2
W kp
Vgs VT ) (1 + Vds )
(
L 2
(1.21)
A Tabela 1.1 resume as equaes que modelam o MOSFET de canal P nas vrias regies de
operao.
Tabela 1.2: Curvas DC do MOSFET de canal P.
REGIO DE OPERAO
CONDIO
CORRENTE DE DRENO
CORTE
Vgs 0
Id = 0
(
0 < Vgs < VT

INVERSO FRACA
Vgd VT
q Vgs VT
I d = I d 0e
Id 0 = k p
Vgd < VT
Id 0
ns kT
) 1
V2
W ns kT
Vds ds
2
L q
k p W ns kT
=
2 L q
Vgs VT , Vgd VT ou
TRIODO
Vds Vsat , onde

Vsat = Vgs VT
Id =
V2
W
k p (Vgs VT )Vds ds
2
L
Id =
2
W kp
Vgs VT ) (1 Vds )
(
L 2
Vgs VT , Vgd < VT ou

SATURAO
Vds > Vsat , onde

Vsat = Vgs VT
k p = Cox
VT = VFB 2 F
2 F + Vsb
1.2 Tecnologia CMOS

A tecnologia CMOS consiste basicamente da implementao dos transistores MOSFET tipos N
(NMOS) e P (PMOS) em um mesmo substrato de silcio. Tomando como exemplo um processo de
fabricao tipo N ou seja, os transistores NMOS so implementados diretamente no substrato P, para
que seja possvel implementar os transistores PMOS, necessrio criar um poo tipo N (substrato),
conforme mostrado na Fig. 1.12.
A implementao de transistor sobre poo possui vantagens e desvantagens. Como aspecto
positivo, possvel implementar cada PMOS em poos separados, de forma que o terminal de Source
seja conectado ao poo (substrato), conforme a Fig. 1.13 (a), e desta forma evita-se o efeito de corpo.
Se o mesmo procedimento for aplicado aos transistores NMOS, obrigar todos os terminais de Source
serem comuns. Como aspecto negativo, pode-se citar a elevada capacitncia entre poo e substrato,
para o PMOS.
13
Fig. 1.12: Processo CMOS com poo N.
(a)
(b)
Fig. 1.13: Transistores MOS com terminas de Source e Dreno conectados: a) PMOS; b) NMOS.
1.3 Capacitncias dos transistores MOSFET

Na Fig. 1.14 esto representadas as capacitncias dos transistores MOS para um processo tipo N.
Os capacitores parasitas so basicamente os mesmos para o NMOS e o PMOS, sendo que para o
ltimo existe o capacitor de poo para substrato Cwb .
Os capacitores parasitas so muito dependentes da polarizao, e conseqentemente da regio de
operao. Como exemplo, considere o transistor NMOS. Na regio de corte Vgs < VT , as cargas
negativas acumuladas no Gate atraem buracos para a regio do canal, reforando sua condutividade.
Identifica-se uma capacitncia entre Gate e substrato C gb que depende da rea efetiva do Gate e de sua
sobreposio sobre o substrato X ov , conforme mostrado na Fig. 1.15 (a). Verificam-se tambm as
capacitncias entre Gate e Source C gs e Gate e Dreno C gd , devidas s sobreposies das difuses n+
( L ), conforme a Fig. 1.15 (b). As junes Source-Substrato e Dreno-Substrato formam diodos
polarizados reversamente e portanto identificam-se duas capacitncias de depleo Cdb e Csb .
Durante a inverso fraca 0 < Vgs < VT , devido regio de depleo no canal, a capacitncia C gb
reduz muito seu valor, sendo dependente basicamente da sobreposio do Gate com o substrato. Os
capacitores C gs , C gd , Cdb e Csb no sofrem alteraes apreciveis.
Na regio de triodo, forma-se um capacitor C gc entre Gate e canal que se divide igualmente entre
o Source e Dreno C gs = C gd = C gc 2 . Os demais capacitores no se alteram.
Ao entrar na saturao, a regio de depleo formada ao redor do Dreno, devido ao
estrangulamento do canal, reduz drasticamente a capacitncia C gd , que passa a depender da
sobreposio entre Gate e Dreno. O canal passa a ser uma extenso somente do Source e portanto, Cgs
aumenta. Os demais capacitores no alteram seus valores.
A Tabela 1.3 resume as equaes que descrevem as capacitncias parasitas, enquanto a Fig. 1.16
mostra o grfico da variao dos capacitores com a polarizao. Note que embora as capacitncias de
14
juno Csb e Cdb tenham sido consideradas constantes, elas variam com as dimenses do Source e do
Dreno, como tambm da tenso reversa aplicada s junes Source-Substrato e Dreno-Substrato.
Por analogia estende-se esta anlise aos transistores PMOS, sendo que este ltimo possui uma
capacitncia de juno Poo-Substrato Cwb .
Fig. 1.14: Capacitncias dos transistores MOSFET.
(a)
(b)
Fig. 1.15: Capacitncias de sobreposio do Gate: a) Sobre Dreno e Source; b) Sobre o substrato.
15
Tabela 1.3: Equaes dos capacitores parasitas.

CORTE
INVERSO FRACA
TRIODO
SATURAO
C gd
C gdoW
C gdoW
1
C gdoWLef Cox + C gdoW
2
C gdoW
Cdb
Cdj
Cdj
Cdj
Cdj
C gb
CoxWLef + C gbo L
C gbo L
C gbo L
C gbo L
C gs
C gsoW
C gsoW
1
C gsoWLef Cox + C gsoW
2
2
C gsoWLef Cox + C gsoW
3
Csb
Csj
Csj
Csj
Csj
C gbo a capacitncia de sobreposio Gate-Substrato por comprimento de canal.

C gdo a capacitncia de sobreposio Gate-Dreno por largura de canal.
C gso a capacitncia de sobreposio Gate-Source por largura de canal.
Csj e Cdj so as capacitncias das junes Source-Substrato e Dreno-Substrato.
Cox a capacitncia por unidade de rea do Gate.
Fig. 1.16: Grfico de variao dos capacitores parasitas no NMOS em funo da polarizao.
1.4 Anlise de Pequenos Sinais (AC)

A anlise de pequenos sinais uma ferramenta muito til no projeto de circuitos integrados (CI)
analgicos, principalmente no estudo do comportamento em altas freqncias, na anlise de
estabilidade e rudo. Os transistores NMOS e PMOS possuem o mesmo modelo AC e portanto, ser
estudado somente o transistor NMOS, e na configurao Source comum.
Considere o circuito da Fig. 1.17. Na regio de saturao tem-se
Id =
2
W kp
Vgs VT ) (1 + Vds )
(
L 2
VT = VFB + 2 F + 2 F + Vsb
Conforme pode ser visto, Vbs = Vsb e portanto,
16
(1.22)
VT = VFB + 2 F + 2 F Vbs
(1.23)
Pode-se calcular a variao de pequenos sinais da corrente de Dreno id por

id =
I d
I
I
vgs + d vds + d vbs
Vgs
Vds
Vbs
ou de forma equivalente
id = gmvgs + Gds vds + gmb vbs
onde gm =
I d
I
I
, Gds = d e gmb = d .
Vgs
Vds
Vbs
Id
D
G
Vds
S
Vgs
Vbs
Fig. 1.17: Configurao Source comum.

Clculo de gm
gm =
I d
W
= k p (Vgs VT ) (1 + Vds )
L
Vgs
(1.24)
2I d
(Vgs VT )
(1.25)
De forma equivalente, tem-se

gm =
ou
gm =
2 I d k pW (1 + Vds )
L
(1.26)
Clculo de Gds
Gds =
kp W
2
I d
=
Vgs VT )
(
2 L
Vds
(1.27)
pode-se considerar com boa aproximao que
Gds = I d
Clculo do gmb
Pela regra da cadeia, tem-se que
gmb =
I d
I VT
= d
Vbs VT Vbs
Usando as equaes 1.22 e 1.23 tem-se
17
(1.28)
gmb =
k p W (Vgs VT ) (1 + Vds )
Id
1
gm
=
=
2 L
2 F Vbs
2 F Vbs (Vgs VT ) 2 2 F Vbs
(1.29)
ou de forma mais sinttica
gmb = gm
(1.30)
2 2 F Vbs
(1.31)
onde
A anlise para os transistores PMOS idntica, bastando empregar as equaes da Tabela 1.2. A
Tabela 1.4 resume os parmetros de pequenos sinais.
Tabela 1.4: Parmetros de pequenos sinais dos transistores NMOS e PMOS.
NMOS
gm
PMOS
2 I d k pW (1 + Vds )
2I d
ou
(Vgs VT )
2I d
ou
Vgs VT
2 I d k pW (1 Vds )
L
Gds
Id
Id
gmb
gm
gm
2 2 F Vbs
1
2
2 F + Vbs
1.4.1 Modelo Para Altas Freqncias

De posse dos parmetros de pequenos sinais e das capacitncias parasitas, obtm-se o modelo da
Fig. 1.18 para altas freqncias.
Id
Cgd
G
D
Cgs
gmVgs
Gds
gmbVbs
Cgb
Cdb
Csb
Fig. 1.18: Modelo de altas freqncias.
Ex: O circuito abaixo um amplificador Source comum cuja carga uma fonte de corrente ideal.
Nesta situao, o amplificador apresenta o maior ganho possvel. Analise o circuito com respeito ao
ganho DC e AC.
18

vo
vin
Id
Vgs
Substituindo o circuito pelo modelo de pequenos sinais tem-se

Cgd
iin
vo
vin
gm vin
Cgs
Cgb
Cdb
Gds
Aplicando-se a lei dos ns ao circuito tem-se
( vo vin ) sCgd + gmvin + vo sCdb + voGds = 0

cuja soluo para vo vin
vo gm
=
vin Gds
C gd
1
gm
( Cgd Cdb )
s
Gds
+1
O ganho em baixas freqncias dado por

vo
gm
=
=
vin
Gds
Usando a aproximao 107
(L
2I d
(Vgs VT )
Id
2
(Vgs VT )
N A , obtm-se
2 NA L
vo
= 7
vin
10 (Vgs VT )
(1.32)
A freqncia de corte dada por

c =
Gds
C gd + Cdb
Assumindo a constante C j como sendo a capacitncia da difuso de Dreno por largura de canal, de tal
forma que Cdb = WC j , e utilizando as equaes da Tabela 1.3, tem-se para a freqncia de corte
107 k p (Vgs VT )
k p (Vgs VT )
Id
c =
=
=
W ( C gdo + C j )
L ( C gdo + C j )
N A L2 ( C gdo + C j )
2
(1.33)
Verifica-se que para a mesma polarizao (Vgs VT ) , o ganho DC no depende (em primeira
anlise) da largura do canal W , mas sim do comprimento L . A freqncia de corte extremamente
19
dependente do L e como regra, para aument-la (tornar o amplificador mais rpido) deve-se reduzir o
L e aumentar a tenso (Vgs VT ) .
Outro parmetro importante a freqncia de transio T , onde o ganho de corrente unitrio
id iin = 1 , e considera-se que o transistor no atua mais como elemento ativo. A corrente id
calculada com base no circuito abaixo
Cgd
id
vin
gm vin
iin
Cgs
Cgb
Cdb
Gds
Aplicando as equaes de ns ao circuito, tem-se o sistema
iin = s ( Cgs + Cgb + Cgd ) vin
id = gmvin sCgd vin

cuja soluo para id iin
id
gm
=
iin
( Cgs + Cgb + Cgd )
C gd
gm
s
Fazendo a substituio s = j e forando a condio id iin = 1 , obtm-se para T

T =
gm
(C
2
+ C gb + C gd ) C gd
2
gs
gm
C gs
Empregando a equao 1.24 e a Tabela 1.3, obtm-se

T =
3k p (Vgs VT ) (1 + Vds )
2 L2Cox
onde tambm se verifica uma forte dependncia com o comprimento de canal L .
1.5 Layout dos Transistores

A forma trivial de desenhar o transistor como na Fig. 1.19. Entretanto, para transistores muito
largos, no um bom procedimento de projeto, pois normalmente ocorrem variaes no processo de
fabricao como gradiente de processo e imperfeies nas mscaras. Outro problema comum o
gradiente de temperatura, que ocorre quando o CI possui uma fonte localizada de calor (um estgio de
potncia por exemplo) provocando uma variao de temperatura ao longo da pastilha. Isto pode
promover variaes nos parmetros eltricos do transistor ao longo de suas dimenses. Deve-se tentar
usar a forma mais prxima possvel do quadrado.
20
Fig. 1.19: Layout para o transistor NMOS.

Em um array de dispositivos, uma regra prtica diz que, quando se deseja um bom casamento,
deve-se evitar distncias maiores que 50 m entre os dispositivos casados.
No caso de transistores, pode-se constru-los pela associao de N transistores menores em paralelo
(interdigitados), com larguras W N conforme a Fig. 1.20. O layout mostrado na Fig. 1.21. onde se
verifica que o transistor mais compacto, ocupando uma rea mais uniforme. Outro fator importante
a diminuio das reas efetivas de Dreno e Source, que leva a uma reduo das capacitncias Cdb e
Csb , melhorando a resposta em freqncia. Neste exemplo, considerando Ad e As as reas de Dreno e
Source do transistor sem interdigitao, as novas reas aps a interdigitao sero A'd = 3 Ad 4 e
A's = As 2 .
G
W = 1u
L = 1u
W = 4u
L = 1u
D
W = 1u
L = 1u
W = 1u
L = 1u
W = 1u
L = 1u
S
S
B
D
Fig. 1.20: Transistor interdigitado.
Fig. 1.21: Layout do transistor interdigitado.
1.5.1 Layout Para transistores PMOS com Poo N

Os transistores PMOS so construdos da mesma forma que os NMOS, mas deve-se considerar o
poo N, conforme a Fig. 1.22. Neste caso, pode-se ter o poo suspenso, conectado ao Source (evitando
o efeito de corpo), ou conectado ao Vdd . No primeiro caso, arca-se com o nus de uma capacitncia
parasita Source-Substrato muito grande. altamente recomendvel que o poo seja circundado por um
21
anel de guarda polarizado, de forma a evitar o latchup1. Os transistores PMOS com poo N tambm
devem ser interdigitados, sempre que possvel.
Fig. 1.22: Layout para o transistor PMOS com poo N.
2. Resistores
Os resistores integrados so implementados usando-se a resistncia de superfcie de algum material
(METAL, POLY ou DIFUSO).
Dado um material com forma quadrada, sua resistncia sempre a mesma, independente da rea, e
definida pela constante R, . A Fig. 2.1 elucida esta propriedade. Portanto, um resistor R retangular,
com dimenses L e W possui resistncia
R=
L
R,
W
(2.1)
Fig. 2.1: Resistncia por quadrado de um material.
2.1 Formas de Implementao dos Resistores

As estruturas apresentadas a seguir consideram substrato tipo P e poo N, embora as formas se
aplicam tambm ao oposto.
Curto-circuito da fonte de alimentao, devido ao disparo de transistores parasitas no substrato.
22
2.1.1 Resistor de Difuso N

O resistor implementado por uma regio de difuso n+ com dimenses L e W , e o valor
calculado pela equao 2.1. Neste caso, as resistncias obtidas so baixas, devido alta condutividade
da difuso n+. Este tipo de resistor muito suscetvel a rudos do substrato, e seu valor dependente
da polarizao (no linear).
Fig. 2.2: Resistor de difuso n+.
2.1.2 Resistor de Difuso p+ Sobre Poo N Polarizado

Este tipo de resistor essencialmente o mesmo que o anterior, mas conta com uma blindagem
extra, que o poo N.
Fig. 2.3: Resistor de difuso p+ sobre poo N polarizado.
2.1.3 Resistor de Poo N

Este tipo de resistor utilizado quando se deseja altas resistncias ( k ), devido baixa
condutividade do poo. Entretanto, muito suscetvel a rudos transmitidos por acoplamento entre
poo e substrato. O mesmo princpio se aplica ao processo com poo P.
Fig. 2.4: Resistor sobre de N.
2.1.4 Resistor de Poo Estrangulado (Pinched Well)

Este resistor possui uma difuso p+ em cima do poo, que o torna estrangulado, forando a corrente
a passar por dentro do poo. Como a parte condutiva possui altura menor, este resistor apresenta
resistncia maior que o anterior. Obtm-se tambm uma substancial reduo do rudo flicker ( 1 f ),
essencialmente gerado na superfcie do substrato. Esta configurao tambm sofre com rudos
transmitidos por acoplamento de poo com substrato.
23
Fig. 2.5: Resistor de poo estrangulado.
2.1.5 Resistor de Polysilcio Sobre Substrato

Esta implementao utiliza-se da resistncia de superfcie do polysilcio (POLY). Como a camada
de POLY est afastada do substrato, o rudo por acoplamento menor. As resistncias obtidas para R,
so da ordem das dezenas de ohms. Estes resistores so bastante lineares e muito pouco de pendentes
da tenso de polarizao.
Fig. 2.6: Resistor de POLY sobre substrato.
2.1.6 Resistor de Polysilcio Sobre Poo Polarizado

Esta implementao basicamente a mesma que a anterior, mas o resistor encontra-se sobre poo
polarizado, que funciona como blindagem. Esta a forma preferida para implementao de resistores.
Fig. 2.7: Resistor de POLY sobre poo polarizado.
2.1.7 Resistor de POLY2 Sobre Difuso p+ e Poo N

Esta forma um aprimoramento do anterior, pois utiliza uma difuso p+ sob a placa resistiva,
oferecendo uma blindagem extra. Neste caso utilizada a camada de POLY2, por estar mais afastada
da difuso p+, o que ajuda a reduzir a capacitncia parasita.
24
Fig. 2.8: Resistor de POLY2 sobre difuso p+ e poo N.

Pode-se obter uma blindagem superior, depositando uma camada de METAL2, conectada ao terra
do circuito, sobre a placa de POLY2. Desta forma, o resistor fica encapsulado.
Fig. 2.9: Resistor de POLY2 sobre difuso p+ e poo N, com blindagem de METAL2 no topo.
2.2 Erros na Construo dos Resistores

As variaes do resistor em torno de seu valor nominal se devem basicamente aos erros associados
geometria e s alteraes das constantes fsicas que determinam a resistividade do material.
Os principais erros de geometria so:
Undercut - Corroso lateral por baixo da mscara, que modifica as dimenses W e L .
Fig. 2.10: Undercut.

Boundary Mismatch - A corroso no se faz igual, devido s distncias diferentes entre as
mscaras.
Fig. 2.11: Boundary mismatch.

Difuso Lateral - A difuso estende-se por baixo do xido de silcio, aumentando a superfcie do
resistor. Este erro afeta essencialmente os resistores n+, p+, N-Well e P-Well.
25
Fig. 2.12: Difuso lateral.

Os erros associados s alteraes de resistividade mais comuns so:
Defeitos na Rede Cristalina.
Stress - O stress na superfcie do chip, causado pelo encapsulamento, altera o valor da resistividade.
Temperatura - A resistividade depende da temperatura, e mais grave ainda, do gradiente trmico.
Este ltimo provoca erros nas relaes de resistores.
2.3 Layout Para Resistores

A Fig. 2.13 apresenta um layout muito usado para a implementao de resistores de POLY sobre
poo polarizado, conforme esquematizado na Fig. 2.7. Chama-se ateno para a estrutura dummy de
POLY, usada para manter o equilbrio geomtrico (simetria) do resistor. Deve-se observar tambm o
anel de polarizao do substrato P ao redor do poo, que atua como uma blindagem extra.
Fig. 2.13: Layout para resistores de POLY sobre poo polarizado.

Quando se tem razes de resistores, deve-se optar pela configurao interdigitada e em centride
comum, sempre que possvel. A configurao em centride comum ser abordada em detalhes na
seo referente ao projeto de capacitores. Desta forma, minimiza-se o erro relativo provocado pelo
gradiente de processo. Este tema ser melhor abordado na seo relativa aos capacitores. A Fig. 2.14
apresenta uma configurao para dois resistores.
26
Fig. 2.14: Array de dois resistores.
27
3. Capacitores
Os capacitores integrados so os elementos de maior preciso relativa disponveis. Os capacitores
so formados por placas paralelas, cujo espaamento bem controlado, e os valores dados por:
C = CoxWL + C p P
(3.1)
onde
Cox =
a capacitncia por unidade de rea.

tox
P o permetro.
C p a capacitncia por unidade de comprimento.
Fig. 3.1: capacitor de placas paralelas.
3.1 Tipos de Capacitores

3.1.1 Capacitor de POLY Sobre Difuso
Este capacitor simplesmente uma placa de POLY1, com dimenses definidas, sobre difuso n+
ou p+. Esta estrutura muito sensvel ao rudo no substrato, e apresenta capacitncia no linear,
dependente da tenso de polarizao.
Fig. 3.2: Capacitor de POLY sobre difuso.
3.1.2 Capacitor de POLY2 sobre POLY1 sobre Poo Polarizado

Esta a forma preferida para implementar os capacitores, pois a capacitncia linear, e o poo
polarizado atua como blindagem. No esquema da Fig. 3.3, o poo polarizado em Vdd .
28
Fig. 3.3: Capacitor de POLY2 sobre POLY1 sobre poo polarizado.
3.2 Modelo dos Capacitores

Todo capacitor apresentar uma capacitncia entre placas ( C ), outra entre a placa inferior e
substrato ( C pb ) e outra entre a placa superior e o substrato ( C pt ), conforme a Fig. 3.4. C pt
normalmente pode ser negligenciada, pois muito menor que C . No caso dos capacitores de POLY
sobre difuso C pb no linear, mas pequeno quando comparado a C . Para os capacitores de PLOY1
sobre POLY2 C pb est sobre xido grosso, e seu valor pequeno quando comparado a C .
C
Botton
Top
Cpb
Cpt
Substrato
Fig. 3.4: Modelo dos capacitores.
3.2.1 Preciso dos Capacitores

Conforme mostrado anteriormente, o valor da capacitncia dado por C = CoxWL + C p P . Para o
clculo da preciso sero feitas as consideraes: a parcela da capacitncia correspondente ao
permetro ser desprezada por ser consideravelmente menor que a parcela da rea; os erros associados
a Cox , W e L so estatisticamente independentes; os desvios padres so muito menores que os
valores mdios ou seja, C2ox Cox 1 , W2 W 1 e L2 L 1 . Desta forma, tem-se C = CoxWL e o
valor mdio
C = CoxWL
(3.2)
Calculando a variao de C em torno de seu valor mdio tem-se

C
W
L
Cox +
W +
L
Cox
W
L
(3.3)
C = WL Cox + Cox L W + CoxW L
(3.4)
C =
ou
A variao relativa dada por

29
C Cox W L
=
+
+
C
Cox
W
L
(3.5)
Calculando o valor esperado de ( C C ) tem-se

2
2
C
C 2
W L
ox
E
+
+

= E
W
L
Cox
C
(3.6)
que para variveis estatisticamente independentes, equivalente a

C 2
C 2
W 2
L 2
ox
E
+ E
= E
+ E

Cox
C
W
L
(3.7)
Sendo Cox , W e L variaes em torno dos valores mdios, obtm-se finalmente

2
C2 Cox W2 L2
=
+
+
C 2 Cox2 W 2 L2
(3.8)
Os erros em Cox so em geral causados por impurezas e danos associados ao xido, stress e
temperatura, enquanto W e L so devidos ao undercut.
Um cuidado especial deve ser tomado ao projetar capacitores onde a razo entre eles importante.
Devido ao undercut, a rea efetiva se torna menor, conforme a Fig. 3.5.
Fig. 3.5: Erros nas dimenses devido ao undercut.

Considerando um erro tendencioso para W e L ou seja, W = L = x tem-se que
A = W L = (W x )( L x ) = WL x (W + L ) + x 2
(3.9)
Como x 2 um erro de segunda ordem, pode ser desprezado. A rea resultante finalmente
A = WL x (W + L ) = A
Px
2
(3.10)
ou
P x
A = A 1
A 2
(3.11)
Quando se deseja estabelecer uma razo precisa entre capacitores, C1 C2 = A1 A2 , mesmo sob o
efeito do undercut, C1 C2 = A1 A2 , deve-se tomar o cuidado de fazer a razo permetro-rea ( P A )
constante nos dois capacitores. A melhor forma de realizao implementar os capacitores pela
30
associao de capacitncias menores (ditas unitrias). Desta forma, mantm-se a razo entre as reas, e
tambm entre os permetros, conservando as relaes entre as capacitncias de rea e permetro
constantes. Entretanto, este procedimento no permite realizar qualquer relao de capacitores, pois
est restrita a fraes de nmeros inteiros. Mas mesmo assim, deve-se usar o maior nmero possvel de
elementos iguais.
Ex: Dois capacitores de POLY1 sobre POLY2 so construdos com as dimenses 10 10 m e
20 20 m respectivamente. O undercut de 0.2 m com W = L = 0.04 m . A capacitncia por
unidade de rea Cox = 1.68 fF m 2 . Calcule as capacitncias efetivas e os erros.
1) As reas nominais so:
A1 = 10 10 m 2 = 100 m 2
A2 = 20 20 m 2 = 400 m 2
As reas efetivas so:
A1 = (10 0.2 0.2 ) (10 0.2 0.2 ) m 2 = 92.16 m 2

A2 = ( 20 0.2 0.2 ) ( 20 0.2 0.2 ) m 2 = 384.16 m 2
Os capacitores efetivos e nominais so:
C1 = 154.8 fF
C2 = 645.4 fF
C1 = 168 fF
erro = 8%
C2 = 672 fF
erro = 4%
2) Tolerncia:
C21
C1
w21
W1
L21
1
1
= x2 2 + 2
L
L1
W1
2
1
C1
1
1
= x2 2 + 2 = 0.59%
C1
L1
W1
C2
1
1
= x2 2 + 2 = 0.29%
C2
L2
W2
3.2.2 Erro nas Razes de Capacitores

Conforme estudado no exemplo anterior, o erro de undercut possui uma componente tendenciosa e
outra completamente aleatria. Numa razo de capacitores, o erro tendencioso pode ser compensado
mantendo a razo entre permetro e rea constante entre os capacitores, conforme a equao 3.11. Para
o clculo da preciso na razo de dois capacitores R = C1 C2 , sero feitas as consideraes: os erros
associados a C1 e C2 so estatisticamente independentes; os desvios padres so muito menores que
os valores mdios ou seja, C21 C1 1 e C22 C2 1 . Desta forma, razovel aproximar a funo
1 C2 pelos dois primeiros termos da srie de Taylor em torno do valor mdio de C2 , obtendo-se
1
1 C2 C2
=
C2 C2
C22
(3.12)
1 C2 C2
C1
C1
C2
C22
C2
(3.13)
Obtm-se ento para a razo

R=
31
cujo valor esperado (mdio)
1 C2 C2 C1
R = E C1
=
C22 C2
C2
(3.14)
O erro em torno de R pode ser estimado por

R =
C1 C1
R
R
C1 +
C2 =
C 2
C2 C22
C1
C2
(3.15)
e a tolerncia calculada como

R C1 C2
=
R
C1
C2
(3.16)
Elevando a equao 3.16 ao quadrado e calculando o valor esperado obtm-se

2
2
R2 C1 C2
=
+
R 2 C12 C22
(3.17)
C21 C22
R
=
+
R
C12 C22
(3.18)
cuja tolerncia
Quando os capacitores C1 e C2 so implementados pela associao de capacitncias unitrias

C = CoxWef Lef ou seja, C1 = MC e C2 = NC , e considerando Cox idntico para C1 e C2 , tem-se pela
equao 3.4 que
M
C1 = Cox Lef Wi + CoxWef Li
(3.19)
i =1
e
N
C2 = Cox Lef Wi + CoxWef Li
(3.20)
i =1
Assumindo que os erros Wi e Li so estatisticamente independentes, e que Wi = Li = x ,

elevando as equaes 3.19 e 3.20 ao quadrado e calculando o valor esperado tem-se
C21 = MCox2 (Wef2 + Lef2 ) x2
(3.21)
C22 = NCox2 (Wef2 + Lef2 ) x2
(3.22)
Como C1 = MC = MCoxWef Lef e C2 = NC = NCoxWef Lef , pode-se calcular as tolerncias de C1 e C2

por
C21
2
1
MCox2 (Wef2 + Lef2 ) x2

2
2
ox
2
ef
2
ef
M C W L
(W
=
+ Lef2
(W
+ Lef2
2
ef
2
ef
2
ef
MW L
2
x
(3.23)
2
x
(3.24)
e
C22
C
2
2
NCox2 (Wef2 + Lef2 ) x2

2
2
ox
2
ef
2
ef
N C W L
2
ef
2
ef
2
ef
NW L
Utilizando as equaes 3.18, 3.23 e 3.24 obtm-se finalmente para a tolerncia da razo entre dois
capacitores
32
Wef2 + L2ef
R
=x
R
Wef Lef
1
1
+
M N
(3.25)
interessante observar que a tolerncia tende para zero quando M e N tendem para infinito ou
seja, quanto maior o nmero de capacitores unitrios mais precisa a razo.
3.3 Layout dos Capacitores POLY1 Sobre POLY2

Neste tipo de capacitor, a placa de POLY1 deve ser maior que a de POLY2, de forma que a rea
seja definida pela placa de POLY2. A melhor forma de implementao e colocar o contato no centro
da placa de POLY2, conforme a Fig. 3.6. Para evitar o acmulo de cargas nas quinas do capacitor,
devido ao efeito de pontas, a placa de POLY2 deve possuir arestas em 135.
Alguns processos exigem que, ao se colocar o contato no centro da placa de POLY2, a placa de
POLY1 deve ter um buraco exatamente abaixo do contato, conforme a Fig. 3.7. Desta forma, a rea do
buraco deve ser subtrada do total, durante o clculo da capacitncia.
Fig. 3.6: Capacitor de POLY2 sobre POLY1 com contato no centro.
Fig. 3.7: Capacitor de POLY2 sobre POLY1 com contato no centro e buraco na placa de POLY1.
Outro procedimento muito empregado colocar o contato fora da regio de sobreposio das
placas. Isto feito esticando-se uma tira de POLY2 para fora, conforme mostrado na Fig. 3.8. Um
problema comum esta implementao o erro na capacitncia provocado pelo desalinhamento das
mscaras. Observa-se que a rea correspondente extenso x , da tira de POLY2 que se sobrepe
placa de POLY1, deve ser considerada no clculo do capacitor. Caso haja um deslocamento horizontal
33
da placa de POLY2, x pode aumentar ou diminuir, mudando o valor efetivo da rea. Para resolver
este problema, mais trs tiras so colocadas nos sentidos horizontais e verticais, no formato de catavento. Desta forma, deslocamentos horizontais e verticais na placa de POLY2 implicam em aumentos
e redues equivalentes nas reas sobrepostas pelas tiras, mantendo a rea efetiva constante, e
conseqentemente a capacitncia.
Fig. 3.8: Capacitor de POLY2 sobre POLY1 com contato externo.
3.4 Distribuio Fsica dos Capacitores

Alm dos erros provocados pela geometria, temos aqueles gerados por gradiente de processo e
temperatura, que alteram tendenciosamente as constantes fsicas que determinam a capacitncia. Desta
forma, quando se tem uma associao de capacitores unitrios, estes podem ter valores diferentes
dependendo do posicionamento. Na implementao de uma razo de capacitores, estes erros podem
ser significativos. Uma forma de minimizar este efeito consiste em dispor os capacitores unitrios
interdigitados e na configurao de centride comum (mesmo cetro de massa). Nem sempre possvel
este procedimento, mas deve-se tentar chegar o mais prximo do ideal. O exemplo a seguir ilustra este
procedimento.
EX: Calcular o erro na razo de capacitores C1 C2 ( C1 = C2 ), das configuraes abaixo. O gradiente
de processo na direo x de 200 ppm m .
a) C1 e C2 so formados por dois capacitores unitrios C . Entretanto, devido ao gradiente de
processo, tem-se dois conjuntos de capacitores unitrios C e C .
C1 = 2C
C2 = 2C = 2 ( C + 0.02C ) = 2.04C
C1
= 0.98 erro = 1.9%
C2
A razo ideal C1 C2 = 1 , entretanto obtm-se C1 C2 = 0.98 com erro de 1.9% em relao ao

ideal.
b) Configurao em centride comum.
34
C1 = C + C
C2 = C + C
C1 C + C
=
= 1 erro = 0
C2 C + C
Conclui-se que para um gradiente linear, o erro zero quando se usa o centride comum.
Entretanto, o gradiente de processo em geral no linear. Desta forma, a interdigitao ajuda, pois
garante uma distncia minimizada entre as componentes de C1 e C2 em grandes arrays.
3.5 Montagem do Capacitor

A montagem do capacitor feita sobre um poo polarizado com anel de guarda e capacitores
dummy, para equilibrar geometricamente a estrutura, garantindo um undercut uniforme e uma
distribuio de linhas de campo eltrico idnticas nas componentes unitrias. A Fig. 3.9 ilustra este
procedimento.
C2=C
C1=C
Fig. 3.9: Array de capacitores.

Cada capacitor dummy deve ser metade de um real, pois considera-se que cada capacitor enxerga
metade do outro, conforme a Fig. 3.10.
Quando for indispensvel a implementao de razo de nmeros no inteiros, pode-se desenhar um
ou mais capacitores de tamanhos diferentes dos unitrios, mas completando-se os espaos vazios com
dummys, e mantendo-se as razes entre reas e permetros idnticas para todos os capacitores,
conforme mostrado na Fig. 3.11. Este procedimento no muito preciso.
35
Fig. 3.10: Layout do capacitor dummy.
Fig. 3.11: Razo no inteira de capacitores.
36
4. Chaves Analgicas
As chaves analgicas so os dispositivos integrados mais simples que existem, mas de grande
importncia. Seu papel nos circuitos a capacitores chaveados de fundamental importncia, pois so
elas permitem a dinmica do sinal.
4.1 Chave Simples Tipo N

A grande aplicao das chaves analgicas encontra-se nos circuitos a capacitores chaveados. Como
exemplo, considere o Sample-Hold da Fig. 4.1. A tenso Vg controla o fechamento e a abertura da
chave. Sendo o transistor NMOS, a chave abre com Vg < VT + Vo e fecha com Vg VT + Vo .
Normalmente utiliza-se Vg = 0 como sinal de controle para a abertura da chave, e Vg = Vdd para o
fechamento.
Vg
Vo
C
Vin
Fig. 4.1: Circuito bsico de um Sample-Hold com um transistor NMOS.

Em primeiro lugar, deve-se considerar a regio de trabalho do transistor. Se a chave permanecer
fechada por tempo suficiente, a tenso Vo no capacitor ser igual a Vin . Para que isto seja verdade, em
Vo = Vin o transistor deve estar em conduo ou seja,
Vg Vo VT
Vdd Vin VT
Vin Vdd VT
(4.1)
Entretanto, esta tambm a condio para o transistor estar na regio de triodo.

Vgd VT
Vg Vd VT
Vdd Vin VT
Vin Vdd VT
Na regio de triodo, a equao da corrente de Dreno no transistor NMOS
Id =
V2
W
k p (Vgs VT )Vds ds
2
L
e
I d W
= k p (Vgs VT ) Vds
Vds L
Com Vds = 0 tem-se para a resistncia da chave fechada
37
(4.2)
Ron =
(4.3)
W
k p (Vgs VT )
L
Como Vgs = Vdd Vin tem-se finalmente

Ron =
1
W
k p (Vdd VT Vin )
L
(4.4)
As dimenses W e L ajustam a resistncia ON da chave, que deve ser determinada em funo do

tempo de carregamento do capacitor. O grfico de Ron pode ser visto na Fig. 4.2
Fig. 4.2: Grfico da resistncia Ron da chave NMOS em funo de Vin .

A resistncia mnima em Vin = 0 e infinita em Vin = Vdd VT . Esta variao de resistncia em
geral um grave inconveniente. A chave simples no permite a operao em rail-to-rail.
4.2 Chave Simples Tipo P

A chave tipo P tem o funcionamento essencialmente igual N. Neste caso, utiliza-se Vg = Vdd
como sinal de controle para a abertura da chave, e Vg = 0 para o fechamento. Considerando o SampleHold da Fig. 4.3, verifica-se que a chave P tambm opera regio de triodo, e sua faixa de atuao
VT Vin Vdd
(4.5)
Vg
G
D
Vin
Vdd
Vo
C
Fig. 4.3: Circuito bsico de um Sample-Hold com um transistor NMOS.

A resistncia calculada da mesma forma que a chave N, mas aplicando-se o sinal negativo
equao 4.2, devido ao sentido inverso da corrente de Dreno.
I
1
W
= d = k p (Vgs VT ) Vds
Ron
L
Vds
38
(4.6)
Portanto, com Vds = 0 tem-se

Ron =
1
W
k p (VT Vgs )
L
(4.7)
Sendo Vgs = Vin tem-se finalmente

Ron =
1
W
k p (Vin VT
L
(4.8)
O grfico de Ron encontra-se na Fig. 4.4.

Verifica-se que seu funcionamento oposto ao da chave N. Pela associao em paralelo dos dois
tipos de chaves, pode-se obter o funcionamento rail-to-rail.
Fig. 4.4: Grfico da resistncia Ron da chave PMOS em funo de Vin .
4.3 Chave Complementar

Com o objetivo de melhorar a resistncia da chave, e permitir a operao em rail-to-rail, utilizase a chave complementar, que so simplesmente duas chaves N e P em paralelo, conforme a Fig. 4.5.
Os sinais de controle so: VgN = Vdd e VgP = 0 para o fechamento; VgN = 0 e VgP = Vdd para a abertura.
Vgn
Mn
Vo
Vdd
Vin
C
Mp
Vgp
Fig. 4.5: chave complementar.

Dependendo da tenso Vin , as chaves conduzem exclusivamente e simultaneamente. Os intervalos
de conduo e as resistncias esto na Tabela 4.1.
39
Tabela 4.1: Intervalos de conduo e resistncia da chave complementar.
Vin
Chave N
Chave P
0 Vin VTP
ON
OFF
VTP Vin Vdd VTN
ON
ON
Vin Vdd VTN
OFF
ON
Gon = 1 Ron
Gon =
Gon =
WN
k pN Vdd VTN Vin
LN
W
WP
k pP Vin VTP + N k pN Vdd VTN Vin
LP
LN
Gon =
WN
k pN Vdd VTN Vin
LN
Tentando-se estabelecer uma certa simetria no funcionamento da chave complementar, pode-se

forar a resistncia Ron ser constante quando as duas chaves esto em conduo. Para isto, basta
igualar a derivada de Gon a zero ou seja,
Gon WP
W
k pP N k p N = 0
=
Vin
LP
LN
(4.9)
Esta condio satisfeita quando

WP
WN
LP
LN
k pN
(4.10)
k pP
Desta forma, tem-se para a resistncia Ron

Ron =
1
WN
k pN
Vdd VTN VTP
LN
(4.11)
O grfico de Ron em funo de Vin encontra-se na Fig. 4.6.

Rmax =
RN =
RP =
1
WN
k pN
Vdd VTN VTP
LN
1
WN
k pN Vdd VTN
LN
WN
k pN Vdd VTP
LN
Fig. 4.6: Resistncia da chave complementar.

A equao 4.10 estabelece a relao geomtrica entre os transistores. Sendo k pP < k pN , e
considerando LP = LN , deve-se ter o transistor PMOS mais largo que o NMOS.
Deve-se observar que nesta anlise no foi considerado o efeito de corpo. Para um resultado mais
preciso, poderia-se escolher Vdd 2 como sendo o ponto de maior resistncia e fazer Gon Vin = 0 em
40
Vdd 2 , considerando que VTN e VTP so funes tambm de Vin . A forma do grfico de Ron melhor
representada pela
Fig. 4.7: Grfico de Ron considerando-se o efeito de corpo.
4.4 Dimensionamento da Resistncia da Chave

Em um circuito a capacitores chaveados, deve-se ter em mente o tempo de carregamento e o erro ao
final deste, que um capacitor deve ser submetido. No Sample-Hold da Fig. 4.8, considere Test o tempo
de estabilizao mximo com um erro relativo .
Vg
S
Vo
Vin
Fig. 4.8: Tempo de estabilizao da chave.

Assumindo-se que a resistncia mxima da chave quando fechada seja Rmax e definindo-se
= (Vo Vin ) Vin , tem-se
t
Vo = Vin 1 e Rmax C
T
est
Rmax C
Vin 1 e
=
Vin
=e
Test
Rmax C
Vin
(4.12)
Ex: Calcular a resistncia mxima de uma chave complementar, para um Sample-Hold com carga
capacitiva de 500fF, tempo mximo de estabilizao de 2ns e erro relativo menor que 0.1%. O
processo de integrao utilizado possui VTN = 0.84V , VTP = 0.73V , k pN = 103 , k pP = 35.6 e
Vdd = 5V .
Da equao 4.12 obtm-se
41

2n
0.1
= e Rmax 500 f Rmax = 579
100
A resistncia mxima da chave complementar dada pela equao 4.11, onde obtm-se para a
relao W L do transistor NMOS:
579 =
1
WN
103
( 5 0.73 0.84 )
LN
WN
= 4.9
LN
Finalmente, pela equao 4.10 calcula-se a relao W L do transistor PMOS:

WP
LP 103
=
4.9
35.6
WP
= 14.2
LP
Considerando-se comprimento mnimo de canal para os dois transistores, e sendo Lmin = 0.8 m ,
tem-se WN = 3.9 m e WP = 11.4 m .
4.5 Injeo de Cargas

Tomando-se como exemplo o Sample-Hold com chave NMOS da Fig. 4.9, quando esta cortada,
as cargas negativas acumuladas no canal escoam para as regies de Dreno e Source. As cargas
introduzidas no capacitor C provocam uma variao de tenso, que se traduz em erro de
armazenamento. Este problema deve ser tratado com muita cautela, pois estes erros podem ser
inadmissveis em um circuito analgico. A anlise deste problema no trivial, pois a quantidade de
cargas injetadas depende das impedncias conectadas ao Dreno e ao Source e do tempo de
chaveamento. Este efeito tambm conhecido como clock feedthrough.
Fig. 4.9: Sample-Hold com chave NMOS.
4.5.1 Caracterizao do Problema

Assumindo que Vds = 0 , pode-se considerar que a quantidade de cargas acumuladas no canal
Qch = WLCox (Vgs VT ) = WLCox (Vdd Vin VT )
(4.13)
Lembrando que L e W so o comprimento e a largura efetiva do canal, j descontado o efeito do

undercut, e VT j assume o efeito de corpo, conforme a equao 1.6.
Pode-se dizer tambm que a quantidade de cargas acumuladas em cada capacitncia de
sobreposio Cgsov e Cgdov
Qov = WC gsoVgs = WC gdoVgs = WCovVgs
42
(4.14)
Na maioria das aplicaes, comum que C seja consideravelmente maior que a capacitncia total do
Gate ou seja, C C gsov e C WLCox . Isto equivale a dizer que a variao de tenso em C so
pequenas quando comparadas s variaes no capacitor de Gate. Para o clculo das cargas injetadas,
ser considerado que a tenso em C constante. O corte do transistor se d quando Vg = Vin + VT , e
neste momento o canal se desfaz. O tempo T gasto para cortar o transistor determina a quantidade
de cargas que so injetadas em C, portanto:
Qinj = WLCox (Vdd Vin VT ) WCov (Vdd Vin VT )
(4.15)
Onde e so constantes que dependem de T . Aps este intervalo, Vg continua caindo at

chegar a zero. Entretanto, abaixo de Vdd Vin VT s existe Cgsov, pois o canal est desfeito. Em
Vg = Vdd Vin VT , a diferena de potencial entre Source e Gate Vsg = VT , e quando Vg = 0 tem-se
Vsg = Vin . Portanto, o capacitor Cgsov sofre uma variao de tenso V = Vin + VT , e as cargas
introduzidas em Cgsov so retiradas de C. Neste intervalo, a quantidade de cargas injetadas em C
Qinj = WCov (Vin + VT )
(4.16)
O total de cargas injetadas em C pode ser estimado pela soma das equaes 4.15 e 4.16 ou seja,
Qinj = WLCox (Vdd Vin VT ) WCov (Vdd Vin VT ) WCov (Vin + VT )
(4.17)
Estudos tericos e experimentais tm demonstrado que:

1. Para variaes muito lentas de Vg (T grande) As cargas acumuladas no canal e em Cgsov tm
tempo para caminhar regio de impedncia mais baixa. No caso do Dreno estar ligado a uma
fonte de tenso (opamp), tem-se 0 e 0 , resultando em Qinj = WCov (Vin + VT ) .
2. Para transies rpidas de Vg, independentemente das terminaes de Dreno e Source, metade
das cargas do canal e todas as cargas de Cgsov so injetadas em C. Desta forma, = 1 2 e
= 1 , sendo Qinj dada pela equao 4.18. Esta a situao mais usual, considerada para o
clculo da injeo de cargas.
1
Qinj = WLCox (Vdd Vin VT ) WCov (Vdd Vin VT ) WCov (Vin + VT )
2
(4.18)
Uma vez tendo calculado a quantidade de cargas injetadas, pode-se estimar a variao de tenso em
C por:
VC =
Qinj
(4.19)
Para as chaves PMOS, a anlise idntica anterior, mas deve-se ter em mente que as cargas
injetadas so positivas neste caso. Tem-se ento que
Qinj = WLCox (Vin VT ) + WCov (Vin VT ) + WCov (Vdd Vin + VT
(4.20)
Com velocidade de chaveamento elevada tem-se, da mesma forma que na chave NMOS, que
= 1 2 e = 1 , e portanto
1
Qinj = WLCox (Vin VT ) + WCov (Vin VT ) + WCov (Vdd Vin + VT
2
(4.21)
Ex: No Sample-Hold abaixo, calcular a variao de tenso em C, aps o corte da chave. Considere:
Cox = 3 fF m 2
VT = 0.84V
43
Cov = 0.35 fF m
C = 100 fF
LD = 0.2 m
Vdd = 5V
W = 4 m
=1 2
L = 0.8 m
=1
Vg
Vo
C=100fF
Vin=2.5V
Soluo:
O comprimento efetivo de canal Lef = ( 0.8 0.4 ) m = 0.4 m , e as cargas injetadas so
calculadas aplicando-se os parmetros acima na equao 4.18, obtendo-se
Qinj = 10.984 1015 C

Pela equao 4.19 calcula-se a variao de tenso em C como
Vo = 109.84V
4.6 Compensao Para Injeo de Cargas

As variaes de tenso nos capacitores de armazenamento podem ser extremamente prejudiciais em
determinados circuitos. A injeo de cargas produz offset de tenso, que pode no ser grave.
Entretanto, conforme mostrado pelas equaes 4.18 e 4.20, a quantidade de cargas injetadas dependem
do nvel do sinal de entrada Vin e VT, o que inevitavelmente implica em distoro harmnica, podendo
at mesmo inviabilizar um circuito.
Com tudo isto, fundamental adotar-se estratgias para compensao ou minimizao do efeito de
injeo de cargas. Basicamente, os procedimentos usados para este fim so:
1. Uso de transistores dummy.
2. Uso de chaves gmeas.
3. Uso de chaves complementares.
4. Uso de redes de compensao.
5. Uso de circuitos totalmente diferenciais.
4.6.1 Uso de Transistores Dummy

Este tipo de compensao utiliza um transistor, com rea igual metade da chave, ligado carga C.
Admitindo que o sinal de controle da chave seja rpido, pode-se considerar = 1 2 e = 1 . Desta
forma, pode-se observar na Fig. 4.10 que durante o corte da chave, toda carga injetada pelo canal de
M1 ser usada para formar o canal de M2, pois Vg1 e Vg2 so complementares. Isto verdade somente se
a rea do Gate de M2 for metade de M1, pois somente metade das cargas do canal de M1 so expulsas
pelo Source. De forma idealizada, a tenso Vo no sofre modificao, pois nenhuma carga ser injetada
em C.
44
Fig. 4.10: Compensao com transistor dummy.

Neste tipo de compensao, as tenses VT e as constantes Cox esto casadas. Deve-se tomar o
cuidado de gerar um pequeno atraso no sinal Vg2 em relao a Vg1, para garantir a correta transferncia
de cargas.
Os transistores M1 e M2 devem possuir o mesmo L, mas M2 deve ter metade do W de M1. Na
prtica, para garantir o melhor casamento entre os transistores, faz-se M1 composto por dois
transistores, de mesmas dimenses de M2, em paralelo.
importante ter em mente que esta tcnica funciona bem enquanto = 1 2 e = 1 , o que nem
sempre verdade.
4.6.2 Uso de Chaves Gmeas

Em muitas aplicaes, os capacitores C so grandes e portanto, necessitam de chaves maiores que
as de dimenses mnimas para comut-los. Neste caso, possvel empregar-se duas chaves em
paralelo, uma grande (principal) e outra pequena (secundria), com comandos diferentes, conforme
mostrado na Fig. 4.11.
Vgp
Cahve
Principal
Mp
Vo
Vin
C
Ms
Cahve
Secundria
Vgs
Fig. 4.11: Chaves gmeas.

As duas chaves so ligadas ao mesmo tempo, sendo que a chave primria, por ser maior, quem
efetivamente carrega o capacitor. Entretanto, a chave principal cortada primeiro, injetando uma
grande quantidade de cargas no capacitor. Como a chave secundria permanece fechada, as cargas
injetadas so conduzidas fonte Vin. Quando finalmente a chave secundria cortada, a quantidade de
cargas injetadas consideravelmente menor, pois suas dimenses so menores. Portanto, o objetivo da
chave secundria simplesmente descarregar as cargas injetadas pela principal. O intervalo de tempo
que a chave secundria deve permanecer fechada a mais que a principal pequeno, mas suficiente para
descarregar as cargas.
45
4.6.3 Uso de Chave Complementar

Como as chaves complementares so compostas por transistores NMOS e PMOS, teoricamente
possvel realizar o cancelamento das cargas negativas injetadas pela chave NMOS com as cargas
positivas injetadas pela chave PMOS. A Fig. 4.12 mostra o esquema das chaves e a seqncia de
chaveamento.
Vgn
Mn
Vo
Vdd
Vin
C
Mp
Vgp
Fig. 4.12: Compensao com chave complementar.

Normalmente a fase Vgp, usada para controlar a chave PMOS, obtida invertendo a fase Vgn. Desta
forma, um pequeno atraso de Vgp em relao a Vgn ocorre. Pode-se observar tambm que as tenses de
corte de Mn e Mp so diferentes. Isto faz a chave NMOS cortar antes da PMOS, e parte ou toda carga
injetada por Mn conduzida para Vin por Mp, dificultando o cancelamento da injeo de cargas.
Mesmo que fossem ajustados as dimenses dos transistores e o atraso entre as fases Vgn e Vgp, para
um perfeito cancelamento da injeo de cargas, o mesmo s valeria para uma nica tenso Vin. Vale
lembrar que os pontos de corte de Mn e Mp dependem de Vin, e conseqentemente a quantidade de
cargas acumuladas por Mn e Mp. Este circuito s prtico quando Vin constante, condio que pode
ser obtida quando as chaves esto conectadas ao terra virtual de um amplificador operacional ou uma
fonte de tenso.
4.6.4 Projeto da Chave Complementar

Para o projeto de chaves complementares compensadas, considera-se a princpio que o atraso entre
Vgn e Vgp seja pequeno para prejudicar o cancelamento da injeo de cargas, e tambm que a tenso Vin
seja constante. As dimenses dos transistores NMOS e PMOS podem ser calculadas atravs das
equaes 4.18 e 4.21, que prevem a quantidade de cargas injetadas por cada transistor.
Considerando = 1 2 e = 1 , para o transistor NMOS tem-se
1
QinjN = WN LN Cox Vdd Vin VTN WN CovN Vdd Vin VTN WN CovN Vin + VTN
2
(4.22)
e para o PMOS
1
QinjP = WP LP Cox Vin VTP + WP CovP Vin VTP + WP CovP Vdd Vin + VTP
2
(4.23)
Normalmente escolhe-se uma das dimenses dos transistores, por exemplo LN = LP = L , e calculase a outra dimenso, fazendo QinjN + QinjP = 0 . Tem-se ento
1
LC V Vin VTN CovN Vdd Vin VTN CovN Vin + VTN
WP 2 ox dd
=
1
WN
LCox Vin VTP + CovP Vin VTP + CovP Vdd Vin + VTP
2
(4.24)
Mesmo com a possibilidade de se obter sucesso com a equao 4.24, conveniente compensar cada
chave (NMOS e PMOS) com transistores dummy, conforme a Fig. 4.13.
46

Vgp
Vgp
Vgn
Mn
Vo
Vdd
Vin
C
Mp
Vdd
Vdd
Vgp
Vgn
Vgn
Fig. 4.13: Chave complementar com transistores dummy.
4.6.5 Uso de Redes de Compensao

A idia bsica deste procedimento utilizar circuitos que cancelem os efeitos da injeo de cargas.
A Fig. 4.14 apresenta uma possvel rede de compensao. A chave M1 comuta o capacitor C1, e ao
faz-lo injeta cargas no terra virtual do opamp, introduzindo um nvel DC na sada Vo. Se uma chave
M2, idntica a M1, comutar o capacitor C3 ao mesmo tempo, a mesma quantidade de cargas ser
injetada em C3. O valor de C3 pode ser adequadamente escolhido para neutralizar o efeito das cargas
injetadas.
Vg
M1
C2
C1
_
Vin
Vo
+
M2
C3
Vg
Fig. 4.14: Rede compensada para injeo de cargas.

Pode-se considerar as cargas injetadas como uma fonte de corrente com curto intervalo de durao,
impulsiva. Ento o circuito para a anlise reduz-se Fig. 4.15.
47

C2
C1
Iq
Vin
Vo
+
Iq
C3
Fig. 4.15: Circuito para a anlise da rede de compensao.

Usando o princpio da superposio para avaliar somente o efeito das fontes de corrente, e
aplicando o teorema de Thevenan s fontes, obtm-se o circuito da Fig. 4.16.
C2
C1
Iq/(sC1)
_
Vo
+
C3
Iq/(sC3)
Fig. 4.16: Efeito das fontes de corrente.

A tenso de sada em funo das fontes de corrente dada por
Vo =
C2 I q C2 I q
+ 1 +
C1 sC1 C1 sC3
(4.25)
Fazendo Vo = 0 tem-se
C3 = C1 + C2
(4.26)
Que a condio para o cancelamento da injeo de cargas.
4.6.6 Uso de Circuitos Totalmente Diferenciais

As estruturas diferenciais so largamente empregadas em circuitos a capacitores chaveados, devido
principalmente baixa distoro harmnica, elevada faixa dinmica e alta rejeio injeo de
cargas. A Fig. 4.17 apresenta uma seo de um circuito a capacitores chaveados na configurao
diferencial. As chaves M1 e M2 so iguais e, quando comutam, injetam as mesmas quantidades de
cargas. Deve-se observar que as chaves esto conectadas ao terra virtual do opamp, e portanto a um
ponto de tenso constante. Este tipo de configurao comumente chamado de chave de referncia.
48

Vg
M1
Vin1
C2
C1
Vo+
_
+
_
Vin2
C2
Vo-
C1
M2
Vg
Fig. 4.17: Circuito a capacitores chaveados com amplificador diferencial.

Da mesma forma que no item anterior, as cargas injetadas pelas chaves podem ser representadas
por fontes de corrente impulsivas, conforme a Fig. 4.18.
Iq
Vin1
C2
C1
Vo+
_
+
_
Vin2
C2
Vo-
C1
Iq
Fig. 4.18: Representao das cargas injetadas pelas chaves, por fontes de corrente.
Aplicando o teorema de Thevenan s fontes de corrente, obtm-se o circuito da Fig. 4.19.
Vin1
Iq/(sC1)
C2
C1
Vo+
+
C2
_
Iq/(sC1)
Vin2
C1
Vo-
Fig. 4.19: Transformao de Thevenan para as fontes de corrente.

49
A anlise do circuito mostra que
Iq
I
Vin 2 + q
Vin1 +
sC1
sC1 C2
(V V ) C
= in1 in 2 2
Vo + =
2
2
C1
C1
(4.27)
Iq
I
Vin 2 + q
Vin1 +
sC1
sC1 C2 (Vin1 Vin 2 ) C2
=
Vo =
2
2
C1
C1
(4.28)
As equaes 4.27 e 4.28 mostram que as sadas Vo+ e Vo- no dependem das cargas injetadas,
significando que a rede capaz de rejeit-las.
As estruturas diferenciais por si s, a princpio, compensam o efeito da injeo de cargas. Esta
caracterstica, aliada a muitas outras, torna este tipo de configurao preferido para o projeto de
circuitos a capacitores chaveados.
50
5. Espelhos de Corrente
Os espelhos de corrente so estruturas de fundamental importncia nos circuitos CMOS. Com eles
possvel fazer cpias precisas de correntes, distribuindo a polarizao pelos circuitos, sem a
necessidade do uso de resistores. Entretanto alguns cuidados devem ser tomados no projeto dos
espelhos, para garantir boa preciso.
5.1 Espelho Simples

O espelho de corrente simples formado por dois transistores NMOS ou PMOS, conforme a Fig.
5.1.
M1
M2
Io
Vo
Iin
Fig. 5.1: Espelho de corrente simples.

A tenso Vgs1 controlada por Iin, e Vgs1 = Vgs 2 = Vgs . Portanto, tem-se que
I in =
2
W1 k p
Vgs VT ) (1 + Vds1 )
(
L1 2
(5.1)
2
W2 k p
Vgs VT ) (1 + Vo )
(
L2 2
(5.2)
e
Io =
Desprezando o efeito de modulao de canal em M1, pois Vds1 pequeno e constante, pela equaes
5.1 e 5.2 tem-se que Io ser, a princpio, dependente da relao entre as dimenses dos transistores
(W2 L2 ) (W1 L1 ) ou seja,
Io =
W2 L1
(1 + 2Vo ) Iin
W1 L2
(5.3)
A resistncia de sada do espelho a mesma calculada pela equao 1.28 e dada por
Ro =
1
2 I o
(5.4)
A sensibilidade de Iin em relao a Vo calculada por
Io
Vo
I o Vo
= 2Vo
Vo I o
(5.5)
5.2 Espelho de Corrente em Cascode

O espelho em cascode prope-se a aumentar a resistncia de sada e melhorar a preciso no
espelhamento das correntes. A estrutura bsica apresentada na Fig. 5.2.
Sendo M 1 = M 2 e M 3 = M 4 , verifica-se que a tenso no dreno de M4 praticamente constante, o
que torna Id4, e conseqentemente Io, pouco dependente de Vo. Esta caracterstica prov uma elevada
resistncia de sada e alta preciso no espelhamento.
A resistncia de sada deste espelho
51
2
Ro =
k pW3
2 L3
I o + 3 I o
(5.6)
32 I o2
e a sensibilidade dada por
32 I oVo
Io
Vo
k pW3
2 L3
M2
(5.7)
I o + 3 I o
M3
Io
Vo
Iin
M1
M4
Fig. 5.2: Espelho em cascode.
Ex: Calcular a sensibilidade dos espelhos simples e cascode, considerando Vo = 5V , I o = 50 A , as

dimenses do estgio de sada W = 10 m e L = 0.8 m , = 0.01 e k p = 100 . Das equaes 5.5 e
5.7 tem-se:
Para o espelho simples
Io
Vo
Para o espelho em cascode
= 5% .
Io
Vo
= 0.07% .
Um outro procedimento tambm muito importante o casamento dos transistores. Deve-se sempre
tentar projetar circuitos onde os espelhos de corrente sejam razes de nmeros inteiros. Desta forma,
possvel subdividir os transistores em unidades menores e de mesmo tamanho, interdigit-los e
arrum-los em centride comum, sempre que possvel. Como exemplo considere o espelho da Fig. 5.2,
cuja razo I o I in = 2 e os transistores esto divididos em M 1 = 2M , M 2 = 2M , M 3 = 4 M e
M 4 = 4M . Pode-se arrumar os transistores conforme a Fig. 5.3, e o layout conforme a Fig. 5.4.
52
M2
D
M1
D
M4
S
M3
S
M3
M4
D
M4
D
Iin
M3
D
M3
D
M4
S
M1
D
M2
D
Io
Fig. 5.3: Arranjo de transistores para o espelho em cascode.
Fig. 5.4: Layout do espelho em cascode.
5.3 Espelho de Corrente em Cascode Regulado

Uma forma ainda mais eficiente de obter sensibilidade baixa e elevada resistncia de sada no
espelho de corrente utilizar o cascode regulado. A configurao bsica de um espelho em cascode
regulado est apresentada na Fig. 5.5. O amplificador de ganho A tem como objetivo manter a tenso
Vd2 constante, e conseqentemente a corrente Io imutvel. Desta forma, Io no depende mais de Vo. Isto
alcanado quando A tende para infinito. Entretanto, esta condio no respeitada, pois o ganho A
implementado por um amplificador simples, composto de dois transistores. O circuito da Fig. 5.6
representa a realizao prtica do espelho.
O amplificador regulador formado por M5 e M4, sendo que M5 uma fonte de corrente. O ganho
A dado por
2k pN
A=
W4
Id 4
L4
gm4
=
Gds 4 + Gds 5 ( P + N ) I d 4
(5.8)
Da anlise de pequenos sinais, obtm-se para a impedncia de sada
Ro = 2 Rds 3 + gm2 Rds2 3 ( A + 1)
(5.9)
e a sensibilidade
Io
Vo
N2 I doVo
2N I do + ( A + 1)
W
2 2 k pN I o
L2
(5.10)
Normalmente, Id4 escolhida como uma frao de Io, e M4 deve ter as dimenses menores
possveis, para minimizar suas capacitncias parasitas. Deve-se evitar o uso de canal muito curto em
53
M3 e M2, pois isto reduz muito a impedncia de sada do cascode e conseqentemente aumenta a
sensibilidade.
Outro fator importante que deve ser observado a disperso no espelhamento da corrente Iin.
Embora a sensibilidade de Io seja muito pequena, a relao I o I in = W2 W1 (assumindo L2 = L1 ) s se
mantm quando Vds1 = Vds 2 . Sendo Vds1 = Vgs1 , deve-se dimensionar M4 para que Vgs 4 = Vgs1 , implicando
em Vds 2 = Vgs 4 .
Tal como a Fig. 5.3, o espelho em cascode regulado deve ser, sempre que possvel, interdigitado.
Como exemplo, considere o espelho da Fig. 5.6, com relao de espelhamento 1:1 sendo
M 1 = M 2 = M 3 = 4M e M 4 = 2M . O circuito da Fig. 5.7 uma possvel arrumao para os
transistores. Observe que a estrutura longa e existem conexes de Gate compridas. Deve-se ter em
mente que as linhas de Poly so resistivas e no devem ser longas.
Vref
Io
M3
A
_
Vd2
Vo
M1
M2
Iin
Fig. 5.5: Configurao bsica de um espelho de corrente em cascode regulado.
Vdd
M5
Vbias
M3
Io
M4
Vo
M1
M2
Iin
Fig. 5.6: Configurao prtica de um espelho de corrente em cascode regulado.
54
M1
D
M2
S
M3
S
M3
D
M2
D
M1
S
M1
D
M4
D
M4
D
Iin
Dreno de M5
M2
S
M3
D
M3
S
M2
S
Io
Fig. 5.7: Espelho de corrente em cascode regulado com transistores interdigitados.
55
M1
D
6. Amplificadores Operacionais
Os amplificadores operacionais (opamps) so fundamentais para os circuitos a capacitores
chaveados, pois realizam buffers, somadores, integradores, etc.... Os opamps trabalham, em geral, com
realimentao negativa, e em muitos casos unitrias. Da teoria dos amplificadores realimentados, temse para o ganho
Av ( s ) =
Vo ( s )
Vin ( s )
A( s )
(6.1)
1 + A( s )
onde a taxa de realimentao e A ( s ) o ganho em malha aberta.

Do ponto de vista da estabilidade, o pior caso ocorre quando = 1 , pois a condio de menor
margem de fase. Isto obriga os opamps a serem compensados internamente, para garantir a
estabilidade. Este procedimento problemtico, pois o capacitor de compensao grande, ocupando
rea de integrao e limitando o slew-rate.
Nos circuitos a capacitores chaveados, este problema ainda mais srio, pois a carga e a malha de
realimentao so capacitivas, conforme exemplificado na Fig. 6.1. O ganho realimentado dado pela
equao 6.1, onde = C1 ( C1 + C2 ) . Considerando Ro a resistncia de sada do amplificador e CL o
equivalente srie dos capacitores CL = ( C1C2 ) ( C1 + C2 ) , o ganho realimentado assume a forma da
equao 6.2. Observa-se que a resistncia de sada e a carga capacitiva introduzem um plo em alta
freqncia p = 1 ( Ro CL ) , pois Ro muito pequeno, cujo efeito deve ser cuidadosamente avaliado na
estabilidade do circuito.
A( s )
sCL Ro + 1
Av =
A( s )
1+
sCL Ro + 1
Vin
(6.2)
+
Vo
_
C1
C2
Fig. 6.1: Amplificador operacional com carga capacitiva.

Uma prtica usual nos circuitos a capacitores chaveados a utilizao de amplificadores
operacionais de transcondutncia (OTA). O OTA basicamente uma fonte de corrente controlada por
tenso em paralelo com uma resistncia elevada, conforme o modelo da Fig. 6.2.
V+
Out
gm(s)(V+ - V-)
Ro
V-
Fig. 6.2: Modelo linear do OTA.

Substituindo o opamp da Fig. 6.1 pelo OTA, tem-se o amplificador realimentado da Fig. 6.3, cujo
ganho de tenso
56
gm ( s ) Ro
sCL Ro + 1
Av =
gm ( s ) Ro
1+
sCL Ro + 1
Vin
(6.3)
+
Vo
_
C1
C2
Fig. 6.3: Amplificador realimentado com OTA.

Verifica-se facilmente que o termo ( gm ( s ) Ro ) ( sCL Ro + 1) o ganho em malha aberta do OTA
com carga CL. A transcondutncia gm ( s ) possui plos em altas freqncias, e o termo 1 ( sCL Ro + 1)
representa um plo em baixa freqncia, pois Ro muito grande. Este plo pode ser dimensionado
para ser dominante, mantendo o amplificador estvel com realimentao unitria. Esta caracterstica
de extrema importncia pois, na maioria das aplicaes, no necessrio compensar o OTA
internamente, j que a carga CL implementa o plo dominante. Entretanto, o OTA deve ser
cuidadosamente projetado para ter ro elevado, pois a resistncia de sada e a transcondutncia do
estgio diferencial de entrada que determinam o ganho DC.
Basicamente os OTAs so divididos em duas classes, os de sada simples (single end) e os
totalmente diferenciais. As configuraes mais usadas so o cascode dobrado, e quando se deseja
ganho DC muito elevado (>80dB), o cascode regulado.
6.1 OTA com Sada em Cascode Dobrado

Os OTAs em cascode dobrado so empregados quando se deseja elevada resistncia de sada, e
conseqentemente alto ganho de tenso, tipicamente na ordem de 70dB.
6.1.1 Dimensionamento dos Transistores em Funo da Polarizao

A estrutura para o OTA com sada em cascode dobrado apresentada na Fig. 6.4. O circuito
composto por um amplificador diferencial de entrada {M1, M2} e um estgio de sada formado por
duas fontes de corrente em cascode.
Os espelhos de corrente formados pelos conjuntos de transistores {M11, M12, M17}, {M11, M12, M13,
M14}, {M15, M16, M10, M8} e {M15, M16, M9, M7} polarizam o circuito. Normalmente estabelece-se o
mesmo comprimento de canal para todos os transistores. No ponto de polarizao, as correntes
relacionam-se como abaixo
I d1 = I d 2 =
I bias
2
Id 4 = Id 8 =
I bias
2
I d 9 = I d 10 = I bias
Id 6 = Id 4
Io = Id 8 Id 6 = 0
Os transistores so dimensionados de forma a atender s seguintes equivalncias
57
M1 = M 2
M 11 = M 12 = M 17
M3 = M4 = M5 = M6
M7 = M8
M 9 = M 10
M 13 = M 14
M 15 = M 16
W1 = W2 = Wd
W9 = 2W7
W10 = 2W8
W13 I d 13
=
W11 I bias
W10 I d 10
=
W15 I d 13
Vdd
M9
M10
Id9
Id1
M7
Id2
M1
M15
Id10
M16
M8
M2
V-
V+
Id4
Id8
Id13
Io
Out
Ibias
Id6
M13
M17
M11
Ibias
M4
M6
M14
M12
M3
M5
Fig. 6.4: OTA com sada em cascode dobrado.
58
6.1.2 Anlise AC para Baixas Freqncias

Da anlise AC, verifica-se que quando uma tenso diferencial vd = v+ v aplicada entrada do
circuito, tem-se
id 2 = gmd
vd
2
(6.4)
id 1 = gmd
vd
2
(6.5)
onde gmd a transcondutncia de M1 e M2. Este desequilbrio de corrente se propaga pela estrutura, de
forma que
id 4 = id 2
(6.6)
id 8 = id 1
(6.7)
id 6 = id 4
(6.8)
io = id 8 id 6
(6.9)
Substituindo as equaes 6.4, 6.5, 6.6 e 6.7 em 6.9 obtm-se finalmente

io = gmd vd = gmd ( v+ v )
(6.10)
O ganho de tenso DC dado por
Av = gmd Ro
(6.11)
A resistncia de sada Ro o paralelo das resistncias de sada das fontes de corrente em cascode
tipo N e P ou seja,
Ro = RoN // RoP = ( Rds 6 (1 + gm6 Rds 5 ) ) // ( Rds 8 (1 + gm8 Rds10 ) )
(6.12)
6.1.3 Excurso de Sinal na Sada

A excurso do sinal de sada estimada em funo das tenses VTN , VTP e overdrive ( VgsN ou
VgsP ) dos transistores. Pode-se verificar facilmente que a tenso no Gate de M6
Vg 6 = Vgs 3 + Vgs 4 = 2VgsN . Conseqentemente, a tenso de Dreno de M6 pode baixar at Vd 6 = Vg 6 + VTN .
Definindo a tenso de overdrive VgsN = Vgs VTN , tem-se que
Vd 6 min = 2VgsN + VTN
(6.13)
A tenso no Gate de M8 Vg 8 = Vdd Vsg 10 Vsg 8 = Vdd 2VsgP e conseqentemente, a tenso no

dreno de M8 pode subir at
Vd 8 = Vdd 2VsgP + VTP . Definindo a tenso de overdrive
VsgP = VsgP VTP , tem-se que

Vd 8 max = Vdd 2VsgP VTP
(6.14)
Das equaes 6.13 e 6.14 tem-se que a tenso de sada Vo deve estar no intervalo
2VgsN + VTN Vo Vdd 2VsgP VTP
e a variao mxima na tenso de sada
59
(6.15)
Vo max = Vdd 2VsgP VTP 2VgsN VTN
(6.16)
6.1.4 Anlise AC para Altas Freqncias

O comportamento em altas freqncias do OTA com cascode dobrado pode ser avaliado pela
anlise de pequenos sinais, considerando o efeito das capacitncias parasitas dos transistores. A anlise
ser feita com base no circuito da Fig. 6.5, onde as tenses e correntes de polarizao foram
desconsideradas.
De forma geral, tem-se para a relao entre a corrente de sada e a tenso diferencial de entrada a
expresso
Io
= gmd ( s )
Vd
(6.17)
M9
M10
C10
C9
M7
M1
V-Vd/2
M2
C7
C8
C5
C6
M8
V+
Io
Vd/2
C4
M4
C3
M6
C2
C11
M3
C1
M5
Fig. 6.5: Modelo para a anlise de pequenos sinais do OTA com cascode dobrado.
Com o objetivo de simplificar a anlise, faz-se as consideraes a seguir:
1. O circuito possui elevada rejeio de modo comum.
2. A excitao de entrada diferencial, de forma que a tenso nos Sources de M1 e M2
constante, podendo ser considerada uma referncia de terra.
3. Devido ao carter essencialmente diferencial da estrutura, consideram-se as tenses nos Gates
de M7, M8, M9 e M10 constantes, e conseqentemente como referncias de terra.
4. Considera-se que, em freqncias altas, a sada do OTA est conectada a um ponto de baixa
impedncia, por exemplo um capacitor de carga.
5. Desconsideram-se os Gds de todos os transistores.
6. Assume-se que VgsN = VsgP = Vgs para todos os transistores.
60
7. O comprimento de canal L o mesmo para todos os transistores, exceto para M1 e M2, que
podem possuir L diferente do restante do circuito.
Com as consideraes acima e as relaes entre as reas dos transistores descritas na seo 6.1.1
tem-se
gm1 = gm2 = gmd

gm4 = gm3 = gm5 = gm6 = gm
C1 = 2C gs
C2 = C3 = C gs
C4 = C11 = C gd
C7 = C8 = C gs
C5 = C6 = C gd
C9 = C10 = 2 C gd
k pN
k pP
C gs = CoxWL + C gsoW
C gd = C gdoW
Solucionando o sistema de equaes nodais do circuito da Fig. 6.5, e realizando as substituies
acima, obtm-se
a2 2 a1
s +
s +1
2a02
2a0
gmd ( s ) = gmd
b1
b2 2 2a1
s + 1
s + 1 2 s +
a0
a0
a0
(6.18)
onde
a0 = k pN Vgs
a1 = 2Cox L2 + ( C gdo + 2C gdo + 2C gso ) L
a2 = 2Cox2 L4 + ( 4Cgdo Cox + 3 C gdo Cox + 4Cox Cgso ) L3
2
2
+ ( 3 C gdo C gso + 4C gdo C gso + 4 C gdo
+ 2C gso
) L2
(6.19)
b1 = Cox L2 + ( 2C gdo + C gso ) L

b 2 = 2Cox2 L4 + ( 7C gdo Cox + 3 C gdo Cox + 4Cox C gso ) L3
2
2
2
+ ( 4 C gdo
+ 3 C gdo C gso + 7C gdo C gso + 4C gdo
+ 2C gso
) L2
Observa-se das equaes 6.18 e 6.19 que para tornar o OTA mais rpido deve-se aumentar o Vgs e
reduzir o comprimento de canal L.
6.2 OTA com Sada em Cascode Regulado

O OTA com sada em cascode regulado usado quando se deseja elevadssima impedncia de
sada, e conseqentemente altssimo ganho. O circuito basicamente o mesmo apresentado no item
61
6.1, mas substituindo as fontes de corrente de sada em cascode por cascode regulado, conforme a Fig.
6.6. As correntes de polarizao so essencialmente as mesmas para o cascode dobrado. Considerando
os mesmos VgsN e VsgP para todos os transistores NMOS e PMOS, a tenso de sada deve estar no
intervalo
2VgsN + VTN Vo Vdd 2VsgP VTP
(6.20)
Vo max = Vdd 2VsgP VTP 2VgsN VTN
(6.21)
e a excurso de sinal
Vdd
M9
M10
Id9
M15
Id10 Vb1
M23
Vb1
Vb1
M19
Id1
M1
M16
M7
Id2
Vb2
M22
Vb2
Vb2
M2
V-
M8
Id18
B
V+
Id8
Id4
Id13
Io
Out
Ibias
Vb3
M6
M17
M11
M13
Vb3
Vb4
Ibias
Id6
M20
Vb3
M18
M4
M14
M12
Vb4
Id19
Vb4
M3
M21
Vb4
M5
Fig. 6.6: OTA com sada em cascode regulado.

O ganho de tenso DC dado por
Av = gmd Ro
(6.22)
onde
) (
Ro = RoN // RoP = Rds 6 (1 + (1 + AN ) gm6 Rds 5 ) // Rds 8 (1 + (1 + AP ) gm8 Rds10 )
(6.23)
sendo NA e AP os ganhos dos amplificadores reguladores NMOS e PMOS, expressos por

AN = gm18 Rds18
AP = gm19 Rds19
(6.24)
As correntes Id18 e Id19 so espelhadas de Id13 e devem ser uma frao pequena da polarizao do
circuito, para no elevar o consumo de potncia.
A anlise AC para altas freqncias muito extensa e a funo de transferncia gmd ( s ) possui um
nmero excessivo de termos. Este resultado pouco prtico para clculos manuais. Mais frente ser
apresentado um mtodo para dimensionamento do OTA com auxlio de programas de simulao.
62
6.3 OTA Diferencial com Sadas em Cascode Dobrado

Os OTAs diferenciais possuem duas sadas em corrente cujos valores dependem, idealmente, da
diferena de potencial nas entradas. Somente a tenso diferencial processada pelo circuito, sendo a
componente de modo comum totalmente rejeitada. O circuito do OTA diferencial com sadas em
cascode dobrado apresentado na Fig. 6.7. Sua estrutura basicamente a mesma do OTA com sada
simples, mas sem o espelho de corrente formado por {M3, M4, M5, M6}, que neste caso formam duas
fontes de corrente independentes e de mesmo valor.
As correntes de sada so dadas por
gmd
vd
iout + = 2 (V+ V ) = gmd 2
i = gmd (V V ) = gm vd
d
+
out
2
2
(6.25)
e os ganhos de tenso DC nos modos diferenciais dados por

vout + gmd
v = 2 Ro
d
vout = gmd R
o
vd
2
(6.26)
As resistncias das sadas so iguais calculada pela equao 6.12. As faixas de tenso das sadas
Vout+ e Vout- so as mesmas calculadas pela equao 6.15. Entretanto, a variao de tenso diferencial
entre as sadas ( Vod = (Vo + Vo ) ) o dobro da verso com sada simples ou seja,
Vod max = 2 Vdd 2VsgP VTP 2VgsN VTN
(6.27)
Vdd
M9
M10
2 Ibias
Id1
M7
Id2
M1
M15
2 Ibias
M16
M8
M2
V-
V+
IoOut-
2 Ibias
Id13
Io+
Out+
Ibias
Ibias
M13
M17
M11
Ibias
M4
M6
M14
M12
M3
M5
Fig. 6.7: OTA diferencial com sadas em cascode dobrado.

63
6.3.1 Anlise AC para Altas Freqncias

A anlise de pequenos sinais do OTA diferencial com cascode dobrado torna-se bastante simples,
fazendo as consideraes abaixo:
1. A excitao de entrada diferencial, de forma que a tenso nos Sources de M1 e M2
constante, podendo ser considerada uma referncia de terra.
2. Devido ao carter essencialmente diferencial da estrutura, consideram-se as tenses nos Gates
de M7, M8, M9 e M10 constantes, e conseqentemente como referncias de terra.
3. Considera-se que, em freqncias altas, a sada do OTA est conectada a um ponto de baixa
impedncia, por exemplo um capacitor de carga.
4. Desconsideram-se os Gds de todos os transistores.
5. Assume-se que VgsN = VsgP = Vgs para todos os transistores.
6. O comprimento de canal L o mesmo para todos os transistores, exceto para M1 e M2, que
podem possuir L diferente do restante do circuito.
7. Os transistores M3, M4, M5 e M6 atuam exclusivamente como fontes de corrente.
Desta forma, obtm-se o circuito da Fig. 6.8. Com as consideraes acima e as relaes entre as
reas dos transistores descritas na seo 6.1.1 tem-se
gm1 = gm2 = gmd

gm4 = gm3 = gm5 = gm6 = gm
C1 = C3 = C gs
C2 = C4 = 2 C gd
k pN
k pP
C gs = CoxWL + C gsoW
C gd = C gdoW
Solucionando as equaes nodais do circuito da Fig. 6.8, tem-se
io + =
gmd
vd
2
2 Cox L + ( C gso + 2C gdo ) L
k pP Vgs
) s +1
gm
vd
io = d
2
2 Cox L + ( C gso + 2C gdo ) L
k pP Vgs
64
(6.28)
) s +1
M9
M10
C2
C4
M7
M1
C3
C1
M8
M2
V-
V+
-Vd/2
Io-
Io+
+Vd/2
M6
M4
M3
M5
Fig. 6.8: Circuito para anlise AC do OTA diferencial em cascode dobrado.
6.4 OTA Diferencial com Sadas em Cascode Regulado

Esta estrutura muito similar da Fig. 6.7, sendo que as fontes de corrente em cascode so
substitudas por cascode regulado, conforme a Fig. 6.9. O dimensionamento dos transistores feito
como nos itens 6.1 e 6.2. As resistncias de sada so dadas pela equao 6.23. As faixas de tenso das
sadas Vout+ e Vout- so as mesmas calculadas pela equao 6.15, e a variao de tenso diferencial entre
as sadas ( Vod = (Vo + Vo ) ) dada pela equao 6.27. As correntes de sada e os ganhos DC no modo
diferencial so calculados pelas equaes 6.25 e 6.26.
A anlise de pequenos sinais para altas freqncias extensa, e as equaes obtidas no prticas
para clculos manuais. Mais frente ser apresentado um mtodo de dimensionamento do OTA com
auxlio de programas de simulao.
Vdd
M9
M10
Id9
M15
Id10 Vb1
M23
M29
Vb1
Vb1
Vb1
M19
M24
Id1
M1
M16
M7
Id2
M8
Vb2
M28
Vb2
M2
V-
Id18
Id8
Id7
Iout-
A
Out+
B
Id4
Vb3
M4
M6
M17
M11
Ibias
Id6
M13
Vb3
Vb4
M25
M20
Vb3
Id19
M26
Vb3
M18
M14
Vb4
Vb4
Id13
Iout+
Out-
Ibias
Id25
V+
M12
M22
Vb2
Vb4
M3
M21
Vb4
M5
Fig. 6.9: OTA diferencial com sadas em cascode regulado.

65
M27
Vb4
Id24
6.5 Controle de Modo Comum

Nos OTAs com sadas diferenciais, a tenso de sada controlada indiretamente pela
realimentao, pois so fontes de corrente controladas. Devido a isto, ao contrrio dos opamps, os
OTAs no controlam a tenso de modo comum na sada. O amplificador inversor da Fig. 6.10
exemplifica este problema. As fontes de corrente i1 e i2 representam a influncia de qualquer circuito
que esteja conectado ao amplificador. Solucionando as equaes nodais do circuito, e considerando o
produto gmd R1 muito alto, tendendo ao infinito, que significa ganho de tenso DC elevado, tem-se
(i + i )
R2 ( vin1 vin 2 ) ( vin1 + vin 2 )
+
+ ( R1 + R2 ) 1 2
vo + =
R1
2
2
2
v = R2 ( vin1 vin 2 ) + ( vin1 + vin 2 ) + R + R ( i1 + i2 )

( 1 2)
o R
2
2
2
1
(6.29)
Sabendo que as tenses diferencial e modo comum na entrada so respectivamente vd = ( vin1 vin 2 )
e vincm = ( vin1 + vin 2 ) 2 , e que a corrente de modo comum na sada icm = ( i1 + i2 ) 2 , tem-se
R2 vd
vo + = R 2 + vincm + ( R1 + R2 ) icm
v
R
v = 2 d + v + ( R + R ) i
incm
1
2 cm
o R1 2
(6.30)
Verificam-se que as tenses de sada no dependem somente da entrada diferencial, mas tambm
do termo ( vincm + ( R1 + R2 ) icm ) , que o modo comum na sada. Entretanto, a tenso diferencial de
sada dada pela equao 6.31, e depende somente da entrada diferencial. A principio, isto bastaria
para o correto funcionamento do amplificador, mas a tenso de modo comum na sada pode
despolarizar outro dispositivo que esteja a ele conectado. Torna-se fundamental estabelecer algum tipo
de controle sobre a tenso de modo comum na sada, mantendo-a em um valor estabelecido.
( vo+ vo ) =
Vin1
R2
vd
R1
(6.31)
I1
R1
R2
Vo+
_
+
_
+
Vin2
R1
VoR2
I2
Fig. 6.10: Amplificador inversor com OTA diferencial.

O circuito da Fig. 6.11 um amplificador inversor com controle de tenso de modo comum de
sada. Neste caso, o OTA possui uma entrada a mais (CMin), usada para controlar o modo comum de
cada fonte de corrente de sada. A tenso de modo comum na sada vocm, obtida por um somador e
divisor por dois, comparada tenso de referncia Vref, e um sinal de erro aplicado entrada CMin.
66
Em cada sada do OTA tem-se uma fonte de corrente cujo valor dado pela equao 6.32, onde gmc
a transcondutncia do circuito de controle de modo comum.
vd
io + = gmd 2 + gmc (Vref vocm )
i = gm vd + gm (V v )
d
c
ref
ocm
o
2
(6.32)
De forma geral, pode-se usar o modelo da Fig. 6.12 para analisar o controle de modo comum. A
tenso Vcm representa uma perturbao de modo comum nas sadas, no caso do amplificador da Fig.
6.10 o termo ( vincm + ( R1 + R2 ) icm ) , Ro a resistncia de sada, gmc e vocm so o ganho de corrente e a
tenso de modo comum em cada sada. Tem-se ento que
vocm =
Vcm
Ro gmc
+
Vref
1 + Ro gmc 1 + Ro gmc
(6.33)
Verifica-se claramente que Ro gmc o ganho de tenso do circuito, e normalmente muito elevado.
Considerando Ro gmc 1 , tem-se para tenso de modo comum nas sadas o valor idealizado
vocm = Vref
(6.34)
O circuito da Fig. 6.13 muito empregado no controle de modo comum. Uma anlise detalhada
mostra que as correntes id16 e idf16 dependem somente da tenso de modo comum nas entradas vo+ e voe da tenso de referncia Vref ou seja,
( vo+ + vo )
idf 16 = I bf + gm f Vref
= I bf + gm f (Vref vocm )
2
( vo+ + vo ) =
I bf gm f (Vref vocm )
id 16 = I bf gm f Vref
2
(6.35)
onde gmf a transcondutncia dos transistores MF1, MF2, MF3 e MF4.

As relaes entre os transistores so
M F1 = M F 2 = M F 3 = M F 4
M 13 = M 14 = M F 13 = M F 14
M 15 = M 16 = M F 15 = M F 16
As dimenses dos transistores MF1, MF2, MF3 e MF4 devem ser determinadas pela mxima variao
da tenso de sada, de forma que todos os transistores permaneam saturados. No caso limite, a
corrente Ibf passa por somente um transistor de cada para diferencial. Desta forma, tem-se como
exemplo que
vo + MAX = VoMAX + Vref
(6.36)
vgsF 1 = VoMAX VTN
(6.37)
I bf = k pN
WF 1
VoMAX 2VTN
LF 1
(6.38)
e finalmente
I bf
WF 1 WF 1,2,3,4
=
=
LF 1 LF 1,2,3,4 k
pN VoMAX 2VTN
67
(6.39)
O circuito pode ser usado com os OTAs em cascode dobrado ou regulado. Como exemplo,
considere o OTA em cascode dobrado com controle de modo comum da Fig. 6.14. As correntes Id9 e
Id10 so espelhadas de id16, sendo que
I d 9 = I d 10 =
W10
W
id 16 = 9 id 16 = id 16
W15
W15
(6.40)
Empregando as equaes 6.35 e 6.40, obtm-se para as correntes de sada de modo comum a
equao 6.41.
iocm = gm f (Vref vocm ) = gmc (Vref vocm )
(6.41)
Portanto, a tenso de modo comum nas sadas do circuito dada pela equao 6.33, onde Ro a
resistncia de sada do cascode dobrado e Vcm pode ser considerada a perturbao mxima de modo
comum na sada sem realimentao (controle). Como o circuito alimentado por Vdd, pode-se
considerar que Vcm = Vdd 2 . Desta forma tem-se
vocm =
Vin1
Vdd
Ro gmc
1
+
Vref
1 + Ro gmc 2 1 + Ro gmc
(6.42)
I1
R1
R2
Vo+
_
CMin
+
_
0.5
Vocm
+
Vin2
R1
R2
Vo-
I2
_
Vref
+
Fig. 6.11: Amplificador inversor com controle de modo comum de sada.
Vcm
Vref
gmc
Vocm
_
Ro
Fig. 6.12: Circuito equivalente do controle de modo comum.
68

Vdd
M15
MF15
Vb1
Id16
Idf16
MF16
M16
Vb2
MF2
MF1
MF3
MF4
Vo+
VoVref
M13
MF13
Ibf
Ibf
Vb3
M14
MF14
Vb4
Fig. 6.13: Circuito controlador de modo comum.
Vdd
M9
M10
Id9
M15
Id10
MF15
Vb1
Id16
Vb1
Idf16
MF16
M16
Id1
M1
Vb2
M7
Id2
M8
M2
V-
V+
Vb2
Id8
Iout-
Iout+
Vo-
Vb4
Ibias
Vref
M13
Ibf
MF13
Ibf
Vb3
M17
M11
MF4
Vo-
Id6
Vb3
Vb3
MF3
Vo+
Vo+
Id4
Ibias
MF2
MF1
Id7
M6
M4
Vb4
M12
Vb4
M14
M3
MF14
Vb4
M5
Fig. 6.14: OTA em cascode dobrado com controle de modo comum.
6.6 Critrio de Projeto dos OTAS

Ao dimensionar OTAs para aplicaes nos circuitos a capacitores chaveados, deve-se olhar no
apenas para a estabilidade, mas tambm para o tempo de estabilizao. O sample-hold da Fig. 6.15
exemplifica bem o problema.
69

Vg
Vin(t)
Vo(t)
C
CL
Fig. 6.15: Circuito sample-hold a capacitores chaveados.

Quando a chave S fechada no instante t0, a tenso vin ( t0 ) armazenada no capacitor C. O
amplificador buffer interpreta este sinal como um degrau de tenso e conseqentemente, a sada vo ( t )
deve sair de um valor inicial e alcanar vin ( t0 ) . Isto significa que o capacitor CL fica submetido a um
degrau de tenso, e conseqentemente a uma variao infinita de corrente. Mas a corrente de sada do
OTA limitada em mdulo a um valor mximo Iomax. Portanto, vo ( t ) varia como uma rampa at
alcanar vin ( t0 ) .
Quando isto ocorre, o OTA passa a atuar como elemento linear. Devido sua composio de plos
e zeros, um transiente linear observado na sada, e leva algum tempo para estabilizar com um
determinado erro, conforme a Fig. 6.16.
Fig. 6.16: Resposta ao degrau do amplificador buffer.

O transiente no linear chamado slew-rate (SR), e gasta um intervalo de tempo TSR, enquanto o
linear demora TLIN. O tempo de estabilizao TEST do OTA definido como a soma dos dois
transientes.
TEST = TSR + TLIN
(6.43)
O slew-rate est diretamente relacionado com a corrente de polarizao do OTA. Sendo

I o max = I bias para o circuito com sada simples e I o max = I bias 2 para o diferencial, tem-se
SR =
Vo I o max
=
T
CL
(6.44)
Quanto menor for TSR, maior ser o slew-rate e conseqentemente Iomax. Portanto, a corrente de
polarizao depende do slew-rate e da carga CL. Entretanto, o tempo de estabilizao linear no
depende da corrente de polarizao, e pode ser otimizado. Desta forma, minimizando TLIN, pode-se
aumentar TSR e conseqentemente reduzir o consumo de potncia do amplificador.
6.7 Otimizao Com Auxlio de Simuladores

A preciso do critrio de projeto descrito na seo 6.6 muito dependente da modelagem do OTA.
Quanto mais preciso for o modelo empregado, melhores sero os resultados. Entretanto, os modelos
empregados para descrio dos transistores so extremamente complexos, inviabilizando uma anlise
70
literal simplificada do problema. Em alguns casos, muito especficos, possvel reduzir a

complexidade dos modelos dos transistores, sem perda aprecivel de preciso. De forma geral, deve-se
poder trabalhar com o conjunto de equaes que modelam os transistores. Um meio eficiente de
executar esta tarefa o uso de programas de simulao.
O problema da otimizao resume-se a dimensionar um amplificador com OTA, cuja resposta ao
degrau estabilize com erro em um intervalo de tempo TEST.
Conforme mostrado nas sees 6.3.1 e 6.1.4, a transcondutncia gmd ( s ) no depende das
dimenso W dos transistores, exceo do par diferencial de entrada que controla o ganho de corrente
DC. Portanto, o tempo de estabilizao linear TLIN no depende da largura dos transistores.
Sabe-se a priori que para obter amplificadores rpidos, deve-se usar o menor L possvel para os
transistores e o maior Vgs , sendo este um parmetro obtido da excurso de tenso de sada.
O mtodo proposto resume-se nos passos descritos a seguir:
Passo 1:
Escolhe-se o tipo de OTA a ser usado e a estrutura onde ser empregado. Por exemplo considere o
amplificador buffer com carga capacitiva da Fig. 6.17, que uma configurao muito crtica do ponto
de vista da estabilidade, devido taxa de realimentao unitria. Especificam-se os parmetros do
amplificador como por exemplo, excurso de tenso na sada e tempo de estabilizao com erro .
+
Vin(t)
Vo(t)
_
CL
Fig. 6.17: Amplificador buffer para otimizao.

Passo 2:
Calcula-se o Vgs para atender excurso de tenso na sada, e escolhe-se o menor L admissvel.
Passo 3:
Como ponto de partida, considere o OTA ideal e encontre a resposta ao degrau do circuito, que no
exemplo
gm
dt
vo ( t ) = Vm 1 e CL
(6.45)
assuma que TLIN = TEST 2 e pela especificao do erro de estabilizao , calcula-se o gmd pela
frmula
gmd =
2ln ( ) CL
TEST
(6.46)
Passo 4:
Calcula-se o Iomax pelas equaes 6.43 e 6.44.
I o max =
2Vo CL
TEST
(6.47)
Passo 5:
Com os valores obtidos nas equaes 6.46 e 6.47, calculam-se as dimenses dos transistores.
Evidentemente, estas dimenses no so timas, podendo ser modificadas para reduzir o selew-rate e
71
conseqentemente o consumo de potncia. importante observar que o parmetro que controla o TLIN
a dimenso Wd dos transistores do par diferencial de entrada.
Passo 6:
Com o auxlio de um programa de simulao, aplique um degrau de tenso vin ( t ) ao circuito, com
amplitude alta suficiente para que haja mxima excurso de tenso na sada, e mea o tempo de
. Repita este procedimento para vrios valores de Wd (em torno do valor inicial),
estabilizao real TEST
mnimo. Observe que a reduo em TEST
corresponde a diminuio de
at obter-se o Wd onde TEST
TLIN, pois TSR no varia com gmd. Isto permite reduzir o slew-rate e conseqentemente a corrente Iomax ,
= TEST ou seja,
forando TEST
1
1
I o max =
Vo CL
TEST
TEST
(6.48)
> TEST . Neste caso necessrio

Observe que Iomax pode ser negativa, significando que TEST
aumentar a corrente de polarizao, para atender especificao de tempo de estabilizao.
Passo 7:
Calcula-se a nova corrente mxima de sada e a nova largura de canal do par diferencial de entrada.
I o max = I o max I o max

Wd =
(6.49)
I o max
Wd
I o max
(6.50)
A equao 6.50 necessria para manter gmd constante durante o escalonamento da corrente.
Passo 8:
Com o valor de I o max encontrado no passo 6, recalculam-se as dimenses dos transistores. Mede-se
novamente o tempo de estabilizao e verifica-se se atende especificao. Caso positivo, o processo
est terminado. Caso contrrio, deve-se iniciar o passo 6 novamente, fazendo
Wd Wd
(6.51)
I o max I o max
Ex: Considerando o circuito da Fig. 6.17, dimensionar um OTA em cascode regulado para uma carga
capacitiva de 500fF, tempo de estabilizao de 25ns com erro de 0.1% e excurso de sinal de 2V. O
processo de integrao utilizado possui k pN = 103 , k pP = 35.6 , VTN = 0.84V , VTP = 0.734V e
Vdd = 5V .
Passo 1: A estrutura escolhida o amplificador buffer com carga capacitiva.
+
Vin(t)
Vo(t)
_
CL
Passo 2: Clculo de Vgs pela equao 6.21:

Vo = 2 = 5 4Vgs 0.734 0.84
Vgs = 356.5mV
Passo 3: Clculo de gmd pela equao 6.46:
72
gmd =
2ln ( 0.001) 500 1015

25 109
= 276.3
Passo 4: Clculo de Iomax pela equao 6.47:

I o max =
2 2 500 1015
= 80 A
25 109
Passo 5: Clculo das dimenses dos transistores.

Com referncia estrutura da Fig. 6.6, assume-se que I d 13 = I bias , I d 6 = I d 19 e I d 8 = I d 18 . Desta
forma tem-se para as dimenses dos transistores:
TRANSISTOR
W (m)
L (m)
M1, M2
7.4
0.8
M11, M12, M17, M14,M13
9.8
0.8
M3, M4, M5, M6, M18, M20, M21
4.9
0.8
M7, M8, M19, M22, M23
14
0.8
M9, M10, M15, M16
28
0.8
= 13.7ns com Wd = 22 m . Pela equao 6.48

Passo 6: Com o auxlio de um simulador, obtm-se TEST
calcula-se
1
1
I o max =
2 500 1015 = 33 A
9
9
25 10
13.7 10
Passo 7: Clculo da nova corrente mxima de sada e da nova largura de canal do par diferencial de
entrada, usando as equaes 6.49 e 6.50.
I o max = 80 10 6 33 106 = 47 A
Wd =
80 106
22 106 = 37.4 m
6
47 10
Passo 8: Redimensionamento dos transistores.

TRANSISTOR
W (m)
L (m)
M1, M2
37.4
0.8
M11, M12, M17, M14,M13
5.7
0.8
M3, M4, M5, M6, M18, M20, M21
2.9
0.8
M7, M8, M19, M22, M23
0.8
M9, M10, M15, M16
16.3
0.8
O novo tempo de estabilizao medido TEST = 24.8ns , que satisfaz especificao. A figura
abaixo mostra a resposta do amplificador a um pulso de tenso na entrada.
73

4.0V
3.0V
2.0V
1.0V
0s
V(VOUT)
20ns
40ns
60ns
Time
74
80ns
100ns

Micro

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Introduo ao Projeto de Circuitos

Fernando Antnio Pinto Barqui

Material no disponvel para publicao

Transistor MOSFET ........................................................................................................................ 5

MOSFET de Canal N .............................................................................................................. 5

Efeito de Corpo ............................................................................................................... 8

Modulao de Canal ........................................................................................................ 8

MOSFET de Canal P ..................................................................................................... 12

Efeito de Corpo ............................................................................................................. 12

Modulao de Canal ...................................................................................................... 13

Capacitncias dos transistores MOSFET .............................................................................. 14

Anlise de Pequenos Sinais (AC).......................................................................................... 16

Layout dos Transistores......................................................................................................... 20

Layout Para transistores PMOS com Poo N................................................................ 21

Modelo Para Altas Freqncias..................................................................................... 18

Formas de Implementao dos Resistores............................................................................. 22

Resistor de Difuso N.................................................................................................... 23

Resistor de Difuso p+ Sobre Poo N Polarizado ......................................................... 23

Resistor de Poo N ........................................................................................................ 23

Resistor de Poo Estrangulado (Pinched Well) ......................................................... 23

Resistor de Polysilcio Sobre Substrato......................................................................... 24

Resistor de Polysilcio Sobre Poo Polarizado.............................................................. 24

Resistor de POLY2 Sobre Difuso p+ e Poo N ........................................................... 24

Erros na Construo dos Resistores ...................................................................................... 25

Layout Para Resistores .......................................................................................................... 26

Tipos de Capacitores ............................................................................................................. 28

Capacitor de POLY Sobre Difuso ............................................................................... 28

Capacitor de POLY2 sobre POLY1 sobre Poo Polarizado.......................................... 28

Modelo dos Capacitores ........................................................................................................ 29

Preciso dos Capacitores ............................................................................................... 29

Erro nas Razes de Capacitores .................................................................................... 31

Material no disponvel para publicao

Layout dos Capacitores POLY1 Sobre POLY2 .................................................................... 33

Distribuio Fsica dos Capacitores ...................................................................................... 34

Montagem do Capacitor ........................................................................................................ 35

Chaves Analgicas ........................................................................................................................ 37

Chave Simples Tipo N .......................................................................................................... 37

Chave Simples Tipo P ........................................................................................................... 38

Chave Complementar ............................................................................................................ 39

Dimensionamento da Resistncia da Chave .......................................................................... 41

Injeo de Cargas .................................................................................................................. 42

Caracterizao do Problema .......................................................................................... 42

Compensao Para Injeo de Cargas ................................................................................... 44

Uso de Transistores Dummy ......................................................................................... 44

Uso de Chaves Gmeas ................................................................................................. 45

Uso de Chave Complementar ........................................................................................ 46

Projeto da Chave Complementar................................................................................... 46

Uso de Redes de Compensao ..................................................................................... 47

Uso de Circuitos Totalmente Diferenciais..................................................................... 48

Espelho Simples .................................................................................................................... 51

Espelho de Corrente em Cascode .......................................................................................... 51

Espelho de Corrente em Cascode Regulado.......................................................................... 53

Amplificadores Operacionais ........................................................................................................ 56

OTA com Sada em Cascode Dobrado.................................................................................. 57

Dimensionamento dos Transistores em Funo da Polarizao.................................... 57

Anlise AC para Baixas Freqncias ............................................................................ 59

Excurso de Sinal na Sada............................................................................................ 59

Anlise AC para Altas Freqncias............................................................................... 60

OTA com Sada em Cascode Regulado ................................................................................ 61

OTA Diferencial com Sadas em Cascode Dobrado ............................................................. 63

Anlise AC para Altas Freqncias............................................................................... 64

OTA Diferencial com Sadas em Cascode Regulado ............................................................ 65

Controle de Modo Comum.................................................................................................... 66

Critrio de Projeto dos OTAS ............................................................................................... 69

Atravs da equao 1.8 e considerando L L , o termo L ( L L ) pode ser aproximado por