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MONOGRAFA SOBRE EL TEMA DE AMPLIFICADORES

EN CASCADA PARA LA ASIGNATURA ELECTRNICA I


DE LAS ESPECIALIDADES DE AUTOMTICA Y
TELECOMUNICACIONES.

Dr.C. Alberto Lastres Capote (Profesor Titular).


Centro de Investigaciones en Microelectrnica.
Facultad de Ingeniera Elctrica.
Instituto Superior Politcnico Jos A. Echeverra.
Curso 2001/2002.

el diseo de un amplificador con determinadas caractersticas, puede ocurrir que la ganancia de


a etapa no sea suficiente para obtener la AVS requerida o que las resistencias de entrada o de salida
sean las adecuadas para la configuracin empleada. En ambos casos se requiere de varias etapas
nectadas en cascada como muestra la figura 1, donde la salida de una etapa est unida a la entrada
la siguiente. Como ya se sabe, la AV de una etapa depende de su resistencia de carga, cuyo valor
puede seleccionarse de forma independiente debido a las restricciones que impone la polarizacin
y VCEQ).

Vi1

Av1

Vo1

Av2

Ri2

RL

Vo

AV = Vo /Vi1 = (Vo /Vi2 )(Vi2 /Vi1 ) = AV1 AV2

Ro2

gura 1. Amplificador multietapas.


AV total del amplificador se calcula por tanto como el producto de las ganancia de voltaje de
da paso. Se emplear el mismo mtodo de anlisis presentado para etapas simples (bipolar FET),
nde la resistencia de carga de cada paso incluye la de entrada del siguiente. Las ganancias de
rriente y de voltaje totales pueden ser calculadas en forma independiente aunque se mantiene la
acin entre ellas dada por:
AV = AI(Rcarga /Ri)
los transistores ni los puntos de operacin de los distintos pasos tienen que ser iguales, pues la
al adquiere mayor amplitud a medida que es amplificada por cada etapa. El efecto de la
lariizacin de cada etapa sobre la ganancia de una cascada de etapas emisor-comn, se minimiza
se selecciona las corrientes ICQ de forma tal que se incrementen gradualmente desde la entrada a la
ida, con valores de RC y de Ri que decrezcan gradualmente (ICQ1 = 1 mA, ICQ2 = 5 mA, ICQ3 = 10
A). Estos valores de corriente de polarizacin. No se incrementan en forma exagerada para evitar
a excesiva disipacin de potencia en reposo.
amplificadores con acoplamiento R-C, la seleccin del punto de operacin y su factor de
abilidad se realiza etapa por etapa, en forma independiente, tratando que la seal se afecte lo
enos posible debido a la polarizacin. Cuando se requiere amplificar seales de frecuencias bajas
este tipo de amplificador, el costo y el tamao de los capacitores de acoplamiento es grande. Por
o lado, para amplificar seales de CD estos capacitores tienen que ser eliminados y se requiere
empleo de circuitos con acoplamiento directo entre las etapas.
RCUITOS CON ACOPLAMIENTO DIRECTO.
los amplificadores integrados y en algunos discretos, con el objetivo de eliminar el empleo de los
pacitores de acoplamiento se utiliza la conexin directa entre las etapas. Como se muestra aen la
ura 2 para dos etapas en cascada, la salida por el colector de la primera etapa E-C alimenta
ectamente la base del transistor Q2 . La polarizacin de la primera etapa se logra a travs de Rb1
nectada del emisor de Q2 a la base de Q1 .

VCC
Rc1

Rc2

Ca1

Ca2
Q1
Q2

RL

Rs

Vs

RE1

RE2

CE

Rb1

IB1

Vo

polarizaciones de las diferentes etapas


interactan lo que limita la libertad en
el diseo, aunque tiene como ventaja
sobre la de acoplamiento R-C, que es
ms econmica al ser ms sencillo el
circuito que tiene un menor nmero de
elementos pasivos. Esta configuracin
tiene como ventaja adicional, la de
poder
amplificar
seales
muy
pequeas (del orden de V), pues
elimina la posible influencia de la
ondulacin de VCC sobre el punto de
operacin de Q1 , por estar conectada
la base de este al emisor de Q2 y no
directamente a la batera. Esto mejora
considerablemente la resolucin de la
seal pues se reduce el ruido a la
entrada del circuito..

Figura 2. Etapas con acoplamiento directo.


En la polarizacin con acoplamiento directo, la estabilidad del punto de operacin se alcanza por
medio del empleo de la realimentacin negativa de CD. Este efecto regulador en el circuito anterior,
se logra al muestrear la corriente de emisor de Q2 que circula a travs de RE2 e introducir dicha
muestra por la base de Q1 (IB1 es proporcional a IE2 = IC2 si F >> 1). Para que sea realimentacin
negativa, la corriente que se realimente a la base de Q1 debe tener un sentido tal que tienda a
contrarrestar favorablemente cualquier cambio en ICQ2.
Al analizar la estabilidad del punto de operacin de Q2 en el esquema anterior, si la temperatura
aumenta, Tiende a crecer ICQ2 as como la cada ICQ2RE2 lo que provoca que IBQ1 crezca. Al aumentar
IBQ1, crece ICQ1 y mayor es la cada ICQ1RC1 por lo que se reduce la polarizacin de la segunda etapa.
Por tanto al decrecer el voltaje en la base de Q2 , la corriente IBQ2 tiende a decrecer, por lo que el
incremento inicial de I CQ2 se reduce hasta que no sobrepase un valor dado.
Como ambas etapas tienen resistores de emisor, la estabilidad del punto de operacin se ve
mejorada. El capacitor CE2 debe tener un valor elevado (tpicamente de 1000 F) para que el voltaje
de directa que aparece a travs de RE2 se mantenga constante, comportandose como una referencia
de voltaje interna de valor (ICQ2RE2). La reactancia de este capacitor a la menor frecuencia de la
seal a amplificar, debe tener un valor despreciable frente a RE2.
Anlisis esttico. Para encontrar en este circuito, el punto de operacin de cada transistor as como
el factor de inestabilidad relativa, de las ecuaciones de malla se encuentran las expresiones de I
de IC2 en funcin de los resistores y parmetros de los transistores. Normalmente F >> 1, por lo que
en este anlisis se despreciar desde un inicio las corrientes de base frente a las de colector,
suposicin que debe ser comprobada al final.
El factor de inestabilidad del punto de operacin de cada transistor se encuentra por el mtodo
general estudiado, evaluando las expresiones de IC1 y de IC2 halladas anteriormente para los casos
extremos con Tmax y Tmin , tomando en cuenta la dispersin paramtrica. La expresin general de la
inestabilidad relativa a evaluar es:
ICQ/ICQmin = (ICqmax - ICqmin )/ICqmin

VCC = ICQ1RC1 + VBE2 + ICQ2RE2


ICQ2RE2 = IB1 Rb1 + VBE1 + ICQ1RE1
emperatura ambiente en silicio ICO = 0, por tanto IB1 = ICQ1/ F1 . Simultaneando:
ICQ1 = (VCC - VBE! - VBE2)/(RC1 + RE1 + Rb1 / F1 )
se cumple que Rb1 / F1 (RC1 + RE1) << 1, de la expresin anterior se obtiene que:
ICQ1 = VCC/(RC1 + RE1)[1 - (VBE1 + VBE2)/VCC]
ta expresin plantea que ICQ1 depende solo de las variaciones relacionadas con los VBE; si se
mple que (VBE! - VBE2) << VCC, la influencia de los VBE se reduce considerablemente y se mejora
estabilidad del circuito. De igual forma se obtiene que:
ICq2 = [1/RE2] {VBE1 + [(VCC -VBE! - VBE2)/(RC1 + RE1 + Rb1 / F1 )](RE1 + Rb1 / F1 )}
evaluar las expresiones halladas para ICQ1 e ICQ2 para los casos extremos, ocurre que cuando ICQ1
a mxima, el voltaje en el colector de Q1 se hace mnimo, lo que provoca que ICQ2 sea mnimo.
ta situacin se debe tomar en cuenta al evaluar la inestabilidad de cada etapa. Por otro lado:
VCEQ1 = VCC - ICQ1(RE1 + RC1 )
VCEQ2 = VCC - ICQ2(RE2 + RC2 )
a vez concluido el clculo de ICQ1 e ICQ2 se debe comprobar la suposicin de que IB << ICQ. La
tencia disipada en reposo en los colectores de cada transistor se calcula como PCQ = ICQ VCEQ.
lisis dinmico. Una vez calculado los puntos de operacin, se calculan los parmetros de cada
nsistor para el modelo de pequea seal a emplear. Los ndices del amplificador se calculan con
mismo mtodo empleado para etapas simples bipolar FET. A frecuencias medias, el circuito
uivalente utilizando el modelo hbrido simplificado (hoe 0) es el mostrado en la figura 3.
hfe1Ib1
hie1

hie2

Ib1
Rs

Rb1

hfe2Ib2

Ib2
RE1

Ri1

Ri

gura 3. Modelo hbrido simplificado.

IL
Rc2

Rc1

Ro2

Ro

RL

Vo

RS = RSllRb1
Ri1 = hie1 + (1 + hfe1)RE1
Ri = Rb1 llRi1
AVS = Vo /V S = (ILRL)/(I SRS) = AI S(RL/RS)
Ro = Ro llRC2 = RC2 (pues si I S = 0, Ib1 = Ib2 = 0 y por tanto Ro = )
Como son dos etapas emisor comn en cascada, la ganancia de voltaje total es muy alta y la seal de
salida esa en fase con la de entrada a frecuencias medias. La resistencia de entrada y la de salida del
amplificador corresponde con la RI1 de la primera etapa y con la Ro2 de la segunda etapa
respectivamente.
Criterios de seleccin de las configuraciones de la cascada.
En forma general AV = AI(Rcarga /Ri), por lo que para lograr una ganancia de voltaje elevada se
requiere de etapas con valores altos de AI y de Rcarga , pero con Ri pequeo. Por lo general, en las
etapas intermedias de una cascada se emplean las configuraciones emisor comn fuente comn por
tener AI y AV grandes; no se emplea el base comn por tener AI < 1 y su Ri es tan baja que carga
violentamente a la etapa que lo excita. Por otro lado, las configuraciones colector comn drenaje
comn que tienen AV < 1, presentan una Ri muy alta que toman poca corriente del paso que lo excita
y tienden a no amplificar corriente.
Para las etapas de entrada y de salida, se deben considerar los requerimiento de acople de
impedancias. Para el caso de la etapa de salida, por lo general si la RL es baja tiene efectos
capacitivos, es conveniente terminar la cascada con una etapa colector comn drenaje comn que
tiene una Ro muy pequea. Con relacin a la entrada, segn los fabricantes, ciertos transductores
trabajan en forma ptima cuando operan a circuito abierto y otros cuando tienen un cortocircuito en
su salida. Para el primer caso se recomienda como etapa de entrada el empleo de FET de colector
comn por su alta R; para el segundo caso se recomienda el empleo de la configuracin base comn.
AMPLIFICADORES CON MUY ALTA RESISTENCIA DE ENTRADA.
Como ya se sabe, en determinadas aplicaciones se requiere de amplificadores con resistencia de
entrada elevada, para lo cual el empleo de los FET es muy ventajoso. En ocasiones, por motivos de
ruido no es permisible el empleo de los FET y se requieren de circuitos con bipolares. Para la
configuracin colector comn mostrada en la figura 4, si se cumple la condicin de validez en que
hoeRE << 1, se tiene que: Ri = hie + (1 + hfe)RE. Este valor puede incrementarse si se emplean
transistores superbeta de muy alta hfe o si se reduce la corriente de polarizacin de la etapa, lo que
provoca que se incremente hie (hie = r b + hfeVT /ICQ). Por otro lado, Ri aparenta ser todo lo grande que
se desee si se aumenta RE; en realidad no ocurre as, pues al crecer RE llega el momento en que deja
de cumplirse la condicin de validez por lo que cambia la expresin de Ri, de acuerdo con:
Ri = Vi /Ib = (Ib hie + Vo )/Ib = hie + Vo /Ib

VCC

Vo = [(1 + hfe)Ib - Vo hoe]RE


Vi

Ri = hie + [(1 + hfe)RE]/(1+ hoeRE)

hie

Ib

Vo
Vi
RE

hoe
hfeIb

Figura 4. Configuracin colector comn.

RE

Vo

ra el caso lmite, cuando RE :

Ri = hie + (1 + hfe)/(1/RE + hoe) = hie + (1 + hfe)/hoe

se evala esta ltima expresin con valores tpicos de hie = 2K, hfe = 100 y hoe = 10S, la Ri
xima posible a obtener es de 10M. Con RE = 380K, la Ri sera de 8M. Como este valor de RE tan
vado demanda de un VCC no real, en la prctica se limita esta solucin a valores de Ri = 500K.
r encima de este valor de resistencia de entrada se tienen que emplear etapas con FET par
rlington con circuitos de autoelevacin.
MPLIFICADORES EN CASCADA BIFET A FRECUENCIAS MEDIAS.
transistor FET es muy usado en las etapas de entrada de los preamplificadores por presentar muy
a resistencia de entrada y por ser menos ruidoso que el BJT, sobre todo si la resistencia total
nectada fsicamente a su entrada es alta. En la figura 5 se muestra una cascada fuente comn misor comn con resistor en emisor.
VDD
CE

RE2

R1

RD

RE1

Ca1

Q2
Q1
R2

Rs

Ca2

Vs

Rs

CF

Rc

RL

Vo

gura 5. Amplificador BIFET.


lisis esttico. Se calcula el punto de operacin de cada transistor para encontrar los parmetros
los modelos de pequea seal del FET y del BJT. Para el MOSFET se parte de que trabaja en la
gin de saturacin y una vez calculado los voltajes y corrientes de reposo se comprueba la
posicin.
ra la regin de saturacin:
VDSQ (VGSQ - VT )
ID
= Kp (Vgs - VT )2 con VGS = VT H -IDRF
VT H = VCC[R2 /(R1 + R2 )]
Rg
= R1 llR2
VDSQ = VCC - IDQ(RD + RF )
ra el BJT se considera que est operando en la regin activa con F >> 1 y por LKV se encuentra
corriente de colector.
IDQRD = ICQRC + VEB
VECQ = VCC - ICQ(RC + RE! + RE2) > VCEsat

Para el MOSFET:

Para el BJT:

gm1 = diD/dvgsQ = 2Kp (VGSQ - VT )


= gm1rd
rd = (VA + VDSQ )/IDQ
hie = r b + r = rb + hfeVT /ICQ
gm2 = ICQ/VT

Anlisis dinmico. Para calcular los diferentes ndices del amplificador a frecuencias medias, se
dibuja el circuito equivalente despreciando los efectos capacitivos como muestra la figura 6. Para
simplificarlo se plantean las condiciones de validez de cada etapa. Se supondr que se cumple para
la segunda etapa.
hfeIb
hie

Condicin de validez:

Ib

Vo

Rg

gmVgs

Rs

IL

Vs

Vgs

rd

RD

RE1

Rc

RL

hoe(RE1 + RC llRL) < 0.1


Ri2 = hie + (1 + hfe)RE1
(RD llRi2 )/rd > 0.1
RL2 = RC llRL
RL1 = rd llRD llRi2

Ro

Figura 6. Circuito equivalente del amplificador BIFET.


Por la presencia en la etapa de entrada del MOSFET, en el clculo es conveniente comenzar por
AVS.
AVS = Vo /V S = (Vo /Vi2 )(Vi2 /V gs)(Vgs /V S)
AVS = [-hfeRL2/Ri2 ][-gm1RL1][Rg/(R S + Rg )]
AVSdB = 20logA VS
Para un valor dado de Vs (rms), se pueden calcular:

Vo (rms) = AVSVs (rms)


IL = Vo /RL
PL = Vo 2 /RL

Los dems ndices del amplificador son:


AIS = IL/I S = (Vo /RL)/(V S/RS) = AVS(R S/RL)
Ri = Rg llRi = Rg pues Ri =
Ro = Ro llRC = RC pues Ro =
CONEXIN DARLINGTON.
El par Darlington se obtiene de la conexin de dos transistores como se muestra en la figura 7, en
que la corriente de emisor de Q1 alimenta la base de Q2 . Para su empleo en la configuracin colector
comn, se tiene que su circuito equivalente es:

VCC

Q1

Q2

Vo

hie1

hie2

Ib1

Ib2

Vi
hfe1Ib1

RE1

Io

hoe

hfe2Ib2

RE2

Vo

RE2

Ri2

gura 7. El par Darlington en colector comn.


te circuito se puede analizar como una cascada de dos etapas colector comn. Para la segunda
pa, por tener tpicamente RE2 un valor relativamente bajo, se debe cumplir la condicin de validez
que (hoeRE2 < 0.1); con el modelo hbrido simplificado se tiene que: Ri2 = hie2 + (1 + hfe2)RE2.
te valor de Ri2 es elevado, por lo que no debe cumplirse la condicin de validez para la primera
pa por ser (hoe1Ri2 > 0.1). Para este caso se encontr que: Ri1 = hie1 + [(1 + hfe1)Ri2 ]/(1+ hoe1Ri2 ).
s puntos de operacin de cada transistor no son iguales, de acuerdo con:
IE1 = (1 + F1 )IB1 = IB2
IE2 = (1 + F2 )IB2 = (1 + F1 )(1 + F2 )IB1 = F1 F2 IB1 si F >> 1.
acuerdo con este resultado, se concluye que la conexin Darlington se puede considerar como un
nsistor con una F equivalente dada por el producto F1 F2 . Al ser distintos los puntos de
eracin de Q1 y de Q2 , sus parmetros h no sern los mismos. Por esto es conveniente conectar
resistor RE1 al emisor de Q1 , para reducir la diferencia entre las dos ICQ y evitar que la F1 sea muy
quea por ser ICQ1 baja.
un anlisis de pequea seal, se tiene que:
AI = IL/Ib1 = (IL/I b2 )(Ib2 /Ib1 ) = (1 + hfe2)(1 + hfe1){(1/hoe1)/[(1/hoe1) + Ri2 ]}
AI = (1 + hfe2)(1 + hfe1)/(1 + hoe1Ri2 ) = hfe2 hfe1/(1 + hoe1Ri2 )
nuevo aparece para el par Darlington en su conjunto, la hfe equivalente dada por hfe1hfe2. Los
bricantes lo encapsulan como si fuese un transistor discreto sencillo de tres terminales pero con
ores de F equivalente mnima de 7500 y un VBEact de 1.3V. El transistor Darlington es muy
ado en la configuracin colector comn debido a que su alto valor de hfe equivalente provoca que
= 1, Ri sea extremadamente grande y la Ro extremadamente pequea.
ONEXIN CASCODE.
principal aplicacin del circuito cascode mostrado en la figura 8 y que est formado por una
scada de etapas emisor comn - base comn, es obtener una ganancia de voltaje grande sobre un
ngo de frecuencia ms ancho que la obtenida por una configuracin emisor comn.

Q2

Ic1

Io

Ic1 = hfe1Ib1 = -Ie2


AI2 = Io /Ib2 = 1 si hfe2 >> 1 en B-C
Io = -Ic2 = -Ic1 = -hfe1 Ib1
AI = Io /Ib1 = -hfe1
AV = Vo /Vi = Io Rc/Ib1 hie1 = AIRC/hie
hfeRC /hie1

Q1
Rc

Rs

Vo

Vs

Figura 8. Amplificador cascode.


Como se observa, la ganancia de corriente total del cascode es la del primer paso emisor comn
(AI1) y la ganancia de voltaje total es la del paso emisor comn pero con la resistencia de carga del
segundo paso B-C (R C). Sin embargo, en el cascode la resistencia de carga de la primera etapa E-C
es la Ri2 de la segunda etapa B-C, cuyo valor es tpicamente muy bajo comparado con el de R
empleado para obtener la ganancia requerida. Esta resistencia de carga del primer paso con un valor
bajo (Ri2 ), es lo que le da al cicuito cascode una mejor respuesta de frecuencia.
EFECTO DE AUTOELEVACIN (BOOSTRAP).
En los circuitos de muy alta resistencia de entrada (Ri), al tener en cuente el efecto de la resistencia
de polarizacin Rb que es de valor mucho menor, la resultante Ri se ve seriamente afectada. Como
Rb por problemas con la estabilidad del punto de operacin no puede incrementarse por encima de
determinado valor, para garantizar etapas con Ri elevados, se requiere de los circuitos con efecto de
autoelevacin como el mostrado en la figura 9. Si se emplea este en la configuracin colector comn
de alta resistencia de entrada, su comportamiento es el siguiente:

VCC
R3

Vi

Ca

I3

R1

Vi
Cb

hie

Ib
Vo
hfeIb

R3
R2

Vo

RE

R1

R2

RE

Figura 9. Configuracin colector-comn con bootstrap.

Rb = R3 + R1 llR2 = R3 + Rb
VT H = VCC[R2 /(R1 + R2 )]
ICQ = F(VT H - VBE)/[Rb + (1 + F)R
VCEQ = VCC - ICQRE

ien determina el punto de operacin al aplicar Thevenin en este circuito autopolarizado es el


istor Rb. A frecuencias medias en un anlisis de pequea seal, Cb se comporta como un
rtocircuito por su elevado valor (tpicamente 50 F), por lo que del circuito equivalente:
I3 = (Vi - Vo )/R3 = (Vi/R3 )(1 - Vo /Vi) = (Vi/R3 )(1 - AV) = Vi/[R3 /(1 - AV)] = Vi/Requiv
mo para el colector comn ideal AV 1, la Requiv = R3 /(1 - AV) = y la polarizacin de base no
ctar la resistencia de entrada del amplificador. Esto es lo que se conoce como efecto de
oelevacin. Como R3 est conectado entre la entrada y la salida de un colector comn, a medida
e la AV de esta configuracin tienda ms a uno, los voltajes a travs de R3 (el de entrada y el de
ida), sern mas parecidos, por lo que la corriente de CA por R3 tiende ms a cero pues simula un
cuito abierto. Esto es lo que hace que la resistencia de polarizacin de base no influya sobre Ri.
a entrada el circuito equivalente de pequea seal queda como muestra la figura 10.

R3/(1-Av)

Ri

Ri = Ri llR3 /(1 - AV) = Ri llRequiv


Ri = hie + (1 + hfe)(RE llRb)
AV = 1 - hie/Ri

gura 10. Circuito equivalente del amplificador con boostrap.


te efecto de autoelevacin se puede emplear en cualquier configuracin FET o bipolar que tenga
or alto de Ri. El resistor R3 introduce realimentacin positiva que puede provocar oscilaciones en
pendencia del tipo de carga conectada a la salida.

L AMPLIFICADOR OPERACIONAL (A0).


un amplificador integrado de muy alta ganancia de voltaje y alta resistencia de entrada, capaz de
anejar seales de CD y de CA pues posee acoplamiento directo entre sus etapas. Es utilizado en
a amplia variedad de funciones, entre ellas como amplificador, sumador, conversor I-V y V-I, etc.
be poseer adems buenas propiedades con relacin al ruido, ancho de banda, voltaje y corriente
offset, resistencia de salida baja y un rango dinmico grande. Existen cientos de AO comerciales,
gunos de ellos de propsitos especiales diseados para bajo ruido bajo consumo de potencia. Se
sarrollaron a partir de 1965, transitando por diferentes generaciones: cargas resistivas (1ra),
rlington (2da), cargas activas (3ra), JFET (4ta), transistores multicolectores (5ta), etc. El esquema
ctrico y el circuito equivalente del amplificador operacional se muestran en la figura 11.

Vcc
V1

Vo=-AvVd

Ro

Vd

Ri

Vd

Vo

V1

V2

V2

-AvVd

-VEE
Figura 11. El amplificador operacional.
El AO se representa por una fuente de voltaje controlada por voltaje, donde la seal de salida
corresponde con la diferencia de las seales de entrada amplificada. Los signos + y - en las entradas
del AO, se refieren respectivamente a los terminales que no invierten o que invierten la fase de la
seal de salida respecto a la de entrada. Las principales caractersticas del AO a lazo abierto o sea
sin realimentacin externa son:
parmetros
AOL
BW
RRMC
RiMD
Ro

ideal

tpico
>104
10Hz
>70dB
>1M
<200

parmetros
Ii
VOS
dVOS/dT
IOS

ideal
0
0
0
0

tpico
<10nA
<10mV
<3V/o C
<0.2nA

En la mayora de las aplicaciones, los AO se realimentan externamente, por lo que es deseable que
tengan un valor elevado de ganancia de lazo abierto (AOL) para que el nivel de realimentacin (
pueda ser grande. Con esto se logra que los parmetros del AO realimentado solo dependan de la red
de realimentacin externa. Como la mayora de los AO tienen un polo dominante en su respuesta
transferencial, el producto ganancia ancho de banda es idntico para la condicin de lazo abierto y
de lazo cerrado. Se requiere de un valor grande de relacin de rechazo al modo comn (RRMC),
para asegurar que V0 sea proporcional a Vi = (V1 - V2 ) y que las seales de modo comn que a
menudo contienen componentes de CD no tengan un efecto apreciable a la salida. Los valores de
elevado y de Ro bajo, acercan al AO al amplificador ideal de voltaje. Los voltaje y corriente de
offset (VOS e IOS) dan una medida del grado de asimetra que tiene el circuito, que debe ser poca para
tecnologas de avanzada y con un adecuado diseo. Otras caractersticas importantes del AO son el
corrimiento con la temperatura que presentan VOS e IOS, los rangos de modo comn a la entrada y a
la salida as como el slew-rate que sern estudiados posteriormente.
La mayora de los AO estn formados por una cascada de dos etapas amplificadoras y un paso de
salida con simetra complementaria colector comn de AV = 1. El diagrama en bloque de un AO se
muestra en la figura 12.

Cc

- AD

Desplaz.
de nivel

EC

Av1

Av2

SALIDA

CC
Av=1

gura 12. Diagrama en bloques de un AO.


mo etapa de entrada se emplea tpicamente el amplificador diferencial (AD), para proveer las
radas inversora y no inversora requeridas, con valores de RRMC alto, RiMD alta y AVDM elevada.
n la etapa de salida colector-comn se garantiza la Ro baja requerida. El desplazador de nivel
las primeras generaciones de los AO, se emple para ajustar los niveles internos de los voltajes
CD en el AO, de forma que para circuitos con dos bateras (+VCC y -VEE) el nivel de CD a la
ida fuese cero. La etapa intermedia emisor-comn con alta ganancia de voltaje asegura el valor
vado de AOL requerido.
acuerdo con la aplicacin, los AO se pueden clasificar de la siguiente forma:
amplificador de propsito general de bajo costo (AD741).
AO dobles cuadruples (AD 648 y AD704).
amplificadores de bajo ruido (AD OP-27).
amplificador de alta velocidad (AD843).
amplificador de precisin (AD705).
amplificador de muy baja corriente de entrada (AD549).
PLICACIONES ANALGICAS BSICAS.
se conoce que el AO ideal tiene las siguientes caractersticas:
RiMD = (por lo que no circula corriente por ninguna de sus entradas)
Ro = 0
AV = (como el voltaje Vo = -AVVi es finito, cuando AV , se requiere que Vi = 0.)
ancho de banda (BW) infinito (el AO responde igual a todas las frecuencias).
si V1 = V2 = 0, Vo = 0.
la figura 13 se muestra una aplicacin del AO ideal como amplificador inversor. Debido a que
corriente por las entradas son cero, la corriente I que entrega la fuente de seal V1 circular por
y R2 . Como Vi = 0, aparece una tierra virtual en el terminal de entrada (-) del AO, de donde:
R2

I
R1

Io
-

Vo
IL

R1//R2

gura 13. Amplificador inversor.

RL

I = V1 /R1 = -Vo /R2


AV = Vo /V1 = -R2 /R1
Vo < VCC
Ri = V1 /I = R1 (baja)

de voltaje no depende de RL siempre que este sea mayor que el valor mnimo dado por el fabricante
Los resistores R1 llR2 se conectan a la entrada no inversora para que ambas entradas estn cargadas
con resistores similares y eliminar posibles asimetras en el circuito que afecten otros parmetros.
Como amplificador no inversor se muestra en la figura 14. Con Vi = 0, aplicando superposicin se
tiene que
R2

R1
-

Vo

V2

RL

Vi = V1 - V2 = Vo R1 /(R1 + R2 ) - V2 = 0
AV = Vo /V2 = 1 + R2 /R1
Ri =

Figura 14. Amplificador no inversor.


La realimentacin negativa que introduce R2 provoca que AV dependa solo de la relacin entre los
resistores externos al igual que en el caso anterior. La realimentacin es negativa siempre que R
conecte desde la salida hasta la entrada inversora. Si se hace R2 = 0, el resistor R1 es innecesario y se
obtiene el seguidor de voltaje ideal mostrado en la figura 15, que tiene ganancia de voltaje unitaria,
resistencia de salida cero y resistencia de entrada infinita. Se emplea como buffer para acoplar
impedancias. Un AO de este tipo fabricado por National S/C es el LM110, cuyos parmetros son:

AV = 0.9997
Ri = !06 M
Ro = 0.75
Ii = 1 nA
BW = 10 MHz

Vo
+

V2

Figura 15. Seguidor de voltaje.


Otra aplicacin lineal del AO como fuente de corriente es la mostrada en la figura 16. La misma
permite incrementar la corriente Io por la carga a valores
VCC
por encima de la mxima que puede entregar el AO. Para
aumentar an ms el nivel de Io se emplea un par
VCC
Darlington a la salida.
R1

Iz
R

IREF = IZ = (VCC -VZ)/R si rZ = 0


Io = (VCC -VZ)/R1
por ser Vi = 0

Vz

Io

Figura 16. Fuente de corriente.

mador inversor. En el circuito mostrado en la figura 17 debido a la tierra virtual (Vi = 0) que
arece en la entrada del AO, se obtiene a la salida una seal que es proporcional a la suma de los
ltajes de entrada analgicos.

R
R1

R1

I = V1 /R1 + V2 /R2 + ..... + Vn /Rn (superposicin)


Vo = -IR = -R(V1 /R1 + V2 /R2 + ..... + Vn /Rn )
Vo = -R/R1 (V1 + V2 + ..... + Vn ) si
R1 = R2 = ... = Rn

R2
-

Rn

Vo

RL
R1//R2//...Rn

gura 17. Sumador inversor.


egrador. Con el circuito de la figura 18, se obtiene a la salida una seal proporcional a la integral
voltaje de entrada VS.
C
R1

Ic
Vo

I = - IC = VS/R1
IC = C(dVo /dt)
Vo = [-1/(R1 C)]VS dt

gura 18. Integrador.


= V = constante, la seal de salida ser una rampa de voltaje [Vo = -Vt/R1 C]. Tal integrador
aliza la funcin de circuito de barrido para un tubo de rayos catdicos de un osciloscopio y se
noce como integrador Miller.
se intercambian de posicin R1 y C, el resultado es un circuito derivador donde la seal de salida
:
Vo = -RC(dVS/dt)
S

mplificador de instrumentacin (AI). Muy utilizado en la instrumentacin de calidad, para


plificar seales de entrada de pequea amplitud provenientes de transductores tales como
nsores de presin y de termopares. Tienen como requisitos tcnicos la resistencia de entrada
vada, buena linealidad, bajo ruido, bajo offset, RRMC elevada y ganancia de voltaje estable y
stable. Una versin con un solo AO es la mostrada en la figura 19. El anlisis se realiza aplicando
eorema de la superposicin; con V1 = 0, se encuentra a Vo en funcin de V2 y luego a la inversa.
R2
R1
-

Vo

V2
V1

R3
R4

Vo = -(R2 /R1 )V2 + [R4 /(R3 + R4 )]V1 (1 + R2 /R1 )


Vo = -R2 /R1 {V2 - [1/(1 + R3 /R4 )](1 + R2 /R1 )}
Vo = -R2 /R1 (V2 - V1 )
si R1 /R2 = R3 /R4

RL

Figura 19. Amplificador diferencial.

diferencia entre las seales de entrada. La constante de proporcionalidad es la ganancia de voltaje


dado por (-R2 /R1 ). Si las fuentes V2 y V1 tienen resistores internos RS1 y RS2 se le adicionan a R
R3 respectivamente. Para no cargar las fuentes de seales, entre estas y las entradas del AO se
conectan seguidores de emisor. La RRMC se mejora con un matcheo perfecto y se mejora con
relaciones (R2 /R1 ) pequeas. Como deficiencia este circuito presenta diferencia en las resistencias de
entrada del terminal positivo y del terminal negativo por motivo de la realimentacin presente;
adems el ajuste de la ganancia es complejo.
Un amplificador de instrumentacin mejorado que emplea tres AO en su configuracin (AD620 y
AD525) tiene la configuracin mostrada en la figura 20.
V2

R2
+

AO1
-

V2 R1
-

AO3

Vo

R1

R
R

R2

V1

AO2
+

V1
Figura 20. Amplificador de instrumentacin.
La resistencia variable R, permite ajustar la ganancia de voltaje del AI como se ver posteriormente.
La ganancia de voltaje de cada buffer de entrada (AO1 y AO2) es unitaria para voltajes de modo
comn (MC), pero es alta para seales de modo diferencial (MD). Debido a que Vi 0 en cada AO,
el contacto superior de R est conectada a V2 y la inferior a V1 . Para una seal de modo comn en
que V1 = V2 , el voltaje a travs de R es cero y no circular corriente por R ni por R. Por tanto, V
V2 y V1 = V1 , por lo que el buffer trabaja como un amplificador de ganancia unitaria para MC.
Como la diferencia de los voltajes de entrada del AD de salida de este circuito es nula, la ganancia
de voltaje para MC es cero (ACM = 0).
Observar que si V1 = V2 el voltaje de salida de este circuito es cero, de aqu la importancia de lograr
una adecuada simetra en las caractersticas del AD. Es por esto que en lugar de implementarse este
AI con tres AO independientes, se integra en una pastilla para optimizar sus caractersticas tanto de
impedancia de entrada como de parmetros de offset. Cualquier asimetra en el circuito provocar
un voltaje de salida perjudicial.
En cambio para modo diferencial en que V1 V2 circular corriente por R y R, provocando que:
(V2 - V1 ) > (V2 - V1 ). La ganancia de voltaje de MD (ADM) y la relacin de rechazo de MC
(RRMC) se incrementa para ste sistema de dos etapas comparada con la de un solo paso. El valor
de ADM se puede variar con el potencimetro R como se demuestra a continuacin:
I = (V2 - V1 )/R
V2 = I(R + 2R) + V1
(V2 - V1 ) = I(R + 2R) = (V2 - V1 )(1 + 2R/R)
Vo = (1 + 2R/R)(R2 /R1 )(V1 - V2 ) por ser AV3 = -R2 /R1
ADM = Vo /(V1 - V2 ) = (1 + 2R/R) si R1 = R2

egrados caros pero con elevada precisin, confiabilidad, ganancia y RRMC. Entre las principales
actersticas del AD705 estn las siguientes: ADM = 200 V/mV, VOS < 25V, IB <100pA y
RMC = 114 dB.

L AMPLIFICADOR DIFERENCIAL (AD).


los amplificadores con acoplamiento directo, el corrimiento de los puntos de operacin con la
mperatura, se transmite de una etapa a la otra interactuando entre s. En circuitos con ganancia de
ltaje muy grande como es el AO, esto produce corrimientos violentos por lo que es muy
portante garantizar la estabilidad de cada etapa y fundamentalmente la de entrada.
amplificador diferencial par acoplado por emisor es un circuito de acoplamiento directo que es
paz de amplificar la diferencia entre sus dos seales de entrada, proporcionando una seal de
ida que depende muy poco de las posibles seales comunes en ambas entradas. Normalmente la
al de modo comn que se quiere rechazar es un ruido que se introduce por igual en todos los
ntos del circuito y que enmascara la seal que se desea amplificar.
dos los amplificadores de corriente directa tienen el problema de la deriva variaciones del
ltaje de salida en ausencia de la seal de entrada, producido por el envejecimiento de las
mponentes que alteran sus caractersticas y por las variaciones de la temperatura. El AD por ser
circuito simtrico, presenta grandes ventajas en este sentido pues al estar ambas mitades a la
sma temperatura, los corrimientos posibles se compensan entre s y el circuito resulta mucho ms
able. Es por esta razn que el AD es la etapa de entrada ms empleada en los CI de ganancia
vada. Una ventaja adicional de los AD es que pueden conectarse en cascada sin requerir
pacitores de acoplamiento para eliminar la interaccin entre ellos.
lisis esttico del AD. Caracterstica transferencial.
AD mostrado en la figura 21, es un circuito simtrico que en reposo (V1 = V2 = 0) est
anceado y en rgimen dinmico amplifica la diferencia entre las dos seales de entrada. Para
grar una perfecta simetra en el circuito, los transistores Q1 y Q2 deben ser idnticos al igual que
resistores RC1 y RC2 .
VCC
Rc1

V1

Rc2
Vo1

Vo1-Vo2

Vo2

Q1

Q2

Vo

V2
IEE

V2

Vo2-Vo1

t
RE
-VEE

gura 21. Diagrama elctrico del AD.

Vd = V1 - V2 = VBE1 - VBE2
IC1 = IES eVBE1/VT e IC2 = IES eVBE2/VT si F >> 1
IC1 /IC2 = e(VBE1 - VBE2)/VT = eVd/VT
IEE = IC1 + IC2 o sea que: IEE/IC! = 1 + Ic2/IC1
IC1 = IEE/(1 + e-Vd/VT ) e IC2 = IEE/(1 + eVd/VT )
En reposo, si:

V1 = V2 = 0: ICQ1 = ICQ2 = IEE/2


VCEQ1 = VCEQ2 = VCC - (IEE/2)RC1 - (-VBE)
La caracterstica transferencial de las corrientes se muestra en la figura 22.

Ic2

Ic1

IE
E

para Vd > 4VT , IC1 = IEE e IC2


para -Vd < -4VT IC1 = 0 e IC2 = I

IEE/
2

-4VT

-2VT

2VT

V
d

4VT

Figura 22. Caracterstica transferencial de las corrientes del AD.

Por otro lado:

VO1 = VCC - IC1 RC1


VO2 = VCC - IC2 RC2
VO = VO1 - VO2
La caracterstica transferencial de los voltajes del AD se muestra en la figura 23.

Vc
Vo

Vo

IEE

Vd
Vo
-IEE Rc

Figura 23. Caracterstica transferencial de voltajes del AD.

para Vd > 4VT , IC1 = IEE e I


=0
VO1 = VCC - IEERC1
VO2 = VCC
VO = -IEERC1
para -Vd < -4VT IC1 = 0
e I
= IEE
VO1 = VCC
VO2 = VCC - IEERC2
VO = IEERC1

al incrementarse la corriente por una rama del AD, la otra decrece para que la suma de ambas se
mantenga constante e igual a IEE.
cada una de las corrientes de rama no depende solo de su VBE, sino tambin de Vd.
si aumenta la temperatura, ambos VBE varan lo mismo por lo que VO no cambia.
el nivel del voltaje VO es de valor doble que el de VO1 y de VO2 siempre que se apliquen seales
antisimetricas en sus dos entradas.
el valor mnimo de VO1 y de VO2 puede ser tan bajo como se quiera, seleccionando
adecuadamente el valor de RC para que Q1 y Q2 se mantengan siempre operando en su regin
activa. Recordar que RC = RC1 = RC2 para garantizar la simetra. Debe quedar claro que la
saturacin del AD para |Vd| > 4VT en que no aparece cambio en VO frente a las variaciones de
entrada, no implica que sus transistores se saturen.
si Vd > 4VT , Q1 opera como un interruptor cerrado y Q2 como un interruptor abierto. Los estados
de estos interruptores se invierten si Vd es negativo y modularmente mayor que 4VT . Por otro
lado, la salida balanceada del AD dada por VO = VO1 - VO2 presenta dos niveles diferentes: uno
positivo y otro negativo para cambios de Vd alrededor de 4VT . De aqu se obtiene la funcin del
AD como interruptor y como limitador.
en el rango de -2VT < Vd < 2VT todas las variables anteriores responden casi linealmente con
Vd, por lo que el AD se comporta como un amplificador. Si se requiere mejor linealidad, la
diferencia entre las seales de entrada Vd se limita a VT .
ra incrementar el rango del voltaje de entrada Vd en que el AD opera linealmente, se le adicionan
resistores R en los emisores de los dos transistores como se muestra en la figura 24. Con esto se
tiende dicho rango por una cantidad igual a IEER. Debido a que RE introduce realimentacin
gativa, la ganancia de voltaje de la etapa se reduce aproximadamente por el mismo factor.
VCC
Rc1

Vo

Rc2

IEE Rc1

Vo
Q1

Q2

V2

-12VT

-2VT

IEE

RE

Vd
2VT

12VT

-IEE Rc1
-VEE

gura 24. AD con resistores de degeneracin R.


lisis dinmico del AD a frecuencias medias.
AD idealmente debe solo amplificar la diferencia entre las dos seales de entrada (modo
erencial), pero se demuestra que tambin responde al promedio de ambas (modo comn).
Vo1 = ADMVDM + ACMVCM
(para salida desbalanceada)
Vo2 = -ADMVDM + ACMVCM
(para salida desbalanceada)
VDM = (V1 - V2 )/2 = Vd/2
VCM = (V1 + V2 )/2
Vo = Vo1 - Vo2 = 2 ADMVDM = ADMVd
(para salida balanceada)

respectivamente. Luego cada una de las dos salidas independientes del diferencial (Vo1 y Vo2 ) tienen
dos componentes, una debida a la seal de entrada de MD y otra debida a la de MC.
En sistemas simtricos donde se pueda establecer un eje de simetra con interconexiones entre las
dos mitades del circuito es conveniente aplicar el Teorema de la Biseccin. En circuitos lineales
simtricos aplicando superposicin se demuestra que: al aplicar seales simtricas o de modo
comn en sus entradas (V1 = V2 = VCM), las corrientes que circulan por los hilos de interconexin
que unen las dos mitades del circuito son nulas y pueden ser cortados estos sin que se alteren las
corrientes. Para seales de entrada antisimtricas o de modo diferencial (V1 = V2 = VDM), el eje de
simetra puede considerarse como una tierra virtual o lo que es lo mismo, todos los hilos de
interconexin pueden considerarse como tierra. Esto simplifica considerablemente el anlisis
dinmico de los AD.
Anlisis del AD para seales de modo diferencial..
Al aplicar al AD seales antisimtricas de MD, se debe cumplir que: V1 = -V2 . Para el caso que V
= VDM y V2 = -VDM, siempre que |Vd| < 2VT el AD se comporta linealmente, por lo que I
incrementa en Ic e Ic2 decrece por la misma cantidad. Como la corriente que sale por los dos
emisores interconectados no vara, el voltaje de ese nodo se mantiene constante y en un anlisis de
pequea seal puede reemplazarse por una tierra que se conoce como tierra virtual. Luego para un
anlisis de pequea seal en MD, cada emisor est conectado a tierra. Este mismo resultado se
obtiene al aplicar el Teorema de la Biseccin de los circuitos simtricos, en que para seales de MD
los puntos de interconexin entre las dos mitades se consideran como tierra virtual. Como ambas
mitades son idnticas, solo se tiene que analizar una de las dos mitades para conocer la respuesta
total de AD. Como se muestra en la figura 25, para el modelo simplificado se cumple que:
IcIc
gmV1
Rc1

r1
+

Vo1
+

V1

VDM

VDM

Rc1

Vo1

Para rb = 0 y ro = :
ADM = Vo1 /VDM = gm1RC1 = -hfeRC1 /r1
gm1 = gm2 = IEE/2VT
r1 = r2 = hfeVT /(IEE

Figura 25. El AD para el modo diferencial.


La salida Vo1 est fuera de fase con la entrada V1 , pero Vo2 est en fase con esta entrada. La ganancia
de voltaje total del AD en MD, se puede obtener del anlisis anterior tomando a Vo1 = Vo /2, donde
Vo = Vo1 - Vo2 es la salida balanceada tomada entre los dos colectores, de donde:
ADM = Vo1 /VDM = (Vo /2)/(Vd/2) = Vo /Vd = -gm1RC1
La resistencia de entrada en MD es la resistencia vista por la seal diferencia Vd o sea entre las bases
de Q1 y Q2 , por lo que ser la suma de las resistencias de entrada de cada transistor. Si se considera
que RS = 0 y rb = 0, se tiene que: RiDM = 2r1
Este resultado se debe a que la fuente de corriente IEE tiene una resistencia interna RE muy alta, por
lo que los emisores de Q1 y Q2 se pueden considerar que estn flotando y la resistencia total entre las

rgada con esa misma resistencia (r1 + r2 ).


el diferencial antes analizado al omitir el resistor de colector de Q2 (RC2 = 0), en reposo con V1 =
= 0 las corrientes ICQ1 e ICQ2 siguen siendo aproximadamente iguales si se considera que VA =
es en activa para este caso IC es casi independiente de VCE. Por otro lado, como solo existe la
ida Vo1 (pues el colector de Q2 est a tierra para CA), la seal de salida en MD ser la mitad con
pecto al caso de ser tomada entre los dos colectores pues se pierde el aporte de Vo2 a la seal de
ida.
lisis del AD para seales de modo comn.
se aplican seales simtricas o de MC en ambas entradas (V1 = V2 = VCM) donde Vd = 0, las
rrientes de ambos colectores siguen siendo iguales. Por la simetra de este circuito al ser Ic1 = Ic2,
corrientes por las interconexiones entre las dos mitades son cero, por lo que estos hilos de unin
eden ser cortados sin provocar alteracin del circuito. Esto es lo que plantea el Teorema de la
seccin para MC, lo que permite analizar solo una de las mitades del circuito simtrico, que est
configuracin emisor comn con resistor de emisor. Para el modelo simplificado de la figura 26,
cumple que:
VCC

gmV1

Rc1

Ib1

Vo1
+

VCM

r1
V1

VCM

2RE

Rc1

Vo1

IEE/2
2RE

gura 26. El AD para modo comn.


=Vo1 /VCM=-gm1RC1 /[1 + gm1(2RE)]
CM -RC1 /2RE << 1 pues RE >> RC
ra MC las dos salidas Vo1 y Vo2 estn fuera de fase con relacin a VCM. La resistencia de entrada
MC es la de esta configuracin, que viene dada para el modelo simplificado de pequea seal
n RS = rb = 0 por:
RiCM = VCM/I b = r1 + (1 + hfe)(2RE)
ACM = -hfeRC1 /RiCM
te comportamiento desigual del AD frente a seales de MD y de MC es ventajoso, pues cualquier
riacin que aparezca por corrimiento trmico o por cambios paramtricos por envejecimiento,
arecen como variacin de modo comn al ocurrir simultneamente en ambas ramas del AD. Esto
afecta la operacin bsica del AD en el modo diferencial. Por otro lado, cualquier diferencia que
sta entre las componentes de cada rama, aparece como una seal efectiva de MD pues introduce
metras en el circuito.

discreta, no son posibles de fabricar, sin embargo sus efectos se logran en el AD debido a su
perfecta simetra. Por un lado, en MD el voltaje en los dos emisores que estn acoplados es tierra,
que es lo que se logra con la presencia de CE. De forma similar, en el AD operando en MC se
cumple que VO = VO1 - VO2 = 0 por lo que la seal aplicada al siguiente paso vara alrededor de
cero. Este efecto se logra en la electrnica discreta con Ca.
Relacin de rechazo de MC (RRMC).
En el AD se necesita que ADM >> ACM para poder amplificar voltajes diferenciales pequeos en
presencia de fluctuaciones de voltaje de MC. Esto puede introducir errores si no se cumple la
condicin anterior. La RRMC caracteriza la habilidad del AD de amplificar seales de MD y de
rechazar las de MC. Se define para el modelo simplificado como:
RRMC = ADM / ACM = 1 + gm1(2RE) gm1(2RE)
RRMCdB = 20 log RRMC
Para el caso de ser IEE un espejo de corriente se tiene que:
RRMC = 2(IEE/2VT )(VA/IEE) = VA/VT ()
RRMC = 4000 (72 dB) si VA = 100 y VT = 25 mV
Para obtener valores elevados de la RRMC (80 a 90 dB) se requiere de RE de valor alto de aqu la
necesidad de emplear fuente de corriente en la polarizacin del AD. Para una fuente de corriente
ideal con RE = , la RRMC = , ACM = 0 y no aparecen seales de MC en la salida. En circuitos
discretos, el valor de RE no puede ser muy alto pues elevara mucho el de VCC.
En la prctica, la seal de salida contiene dos componentes: una debida al MD y otra al MC.
Vo1 = ADMVDM + ACMVCM = ADM[VDM + VCM/RRMC]
Vo2 = -ADMVDM + ACMVCM = -ADM[VDM - VCM/RRMC]
Para que el AD tienda a ser ideal y solo amplifique la diferencia entre las dos seales de entrada, la
RRMC debe ser muy alta para disminuir la componente de MC a la salida.
EL AMPLIFICADOR DIFERENCIAL CON CARGA ACTIVA.
Para incrementar el valor de ADM en el AD se emplean en lugar de las cargas resistivas (RC1 y R
las fuentes de corriente, lo que se conoce como carga activa. En este caso el efecto de la carga lo da
la resistencia interna de la fuente de corriente (Ro ).
Para un AD con carga resistiva,
ADM = Vo /Vd = -gm1RC1 = -ICQ1RC/VT
Para incrementar ADM se debe aumentar la cada (ICQ1RC), lo que implica valores de VCC altos.
Tambin esta gran cada en RC provoca limitacin en el rango del voltaje de entrada de MC que
evita que los transistores Q1 y Q2 se saturen. Esto lo soluciona el empleo de la carga activa en el AD,
como se muestra en la figura 27.

VCC
Q4

Q3
Vo

Q1

Q2

Io

Ro
-VEE

gura 27. El AD con carga activa.


este AD se utiliza la resistencia interna del espejo de corriente (Ro = ro3 ) como resistencia de
rga por lo que se incrementa ampliamente el valor de ADM siempre que el siguiente paso tenga una
de valor elevado (Darlington). Tpicamente se logran valores superiores a 50 dB, que puede
rementarse con el empleo de la fuente de corriente polarizada a resistencia con mayor Ro . El
pleo de la carga activa permite incrementar el valor de RiDM si se reduce la corriente de
larizacin (ICQ1 = ICQ2 = IEE/2). Esto no afecta la ganancia de voltaje de MD, lo que no es posible
grar en el AD con carga resistiva.
debe destacar que en este AD con carga activa, a pesar de tener una sola salida desbalanceada,
bido a que los transistores Q2 y Q3 amplifican en contrafase (efecto push-pull), la seal de salida
duplica con respecto a la que se obtiene en el AD con cargas resistivas y con salida por un solo
ector. Este efecto de amplificacin en contrafase se puede analizar por medio del espejo de
rriente formado por Q3 y Q4 , el cual provoca que la corriente que circula por Q1 aparezca en la
ma de la derecha reflejada por Q3 . Por tanto, si se desprecian las corrientes de base, para el MD se
tiene que por el nodo de salida de este AD sale la corriente iT dada por:
iT = gm2VDM + gm1VDM = gm2Vd
mo principal desventaja de este AD est que su respuesta de frecuencia es mala, pues la limitan
transistores PNP laterales que tienen una fT baja.
demuestra por mtodos circuitales lineales y con los modelos de pequea seal no simplificados,
ADM = Vo /Vd = -gm2(ro2 llro3 )
RiDM = 2r1
ACM = -gm2(ro2 llro3 )/[1 + gm2(2ro3 )](1 + hfe3)
RRMC = [1 + gm2(2ro3 )](1 + hfe3)
(se incrementa por efecto de la carga activa)
AD de muy alta resistencia de entrada que emplea JFET canal P, es el mostrado en la figura 28.
l anlisis de este circuito, se obtienen resultados similares a los planteados anteriormente. Es de
stacar que la gm del JFET es mucho menor que la del bipolar para la misma corriente de
larizacin por lo que tanto ADM como la RRMC son tambin menores.

VCC
Q5

Q1

ID1 = ID2 = IO/2


gm2 = (-2IDSS/VP )(1 - VGSQ/VP )
rd2 = (VAFET - VDSQ)/IDQ2
ro4 = (VABIP - VCEQ)/ICQ4
ADM = -gm2(rd2 llro4 ) con RL =
ACM = -gm2(rd2 llro4 )/[1 + gm2(2ro5 )](1 + hfe4)
RRMC = [1 + gm2(2ro5 )](1 + hfe4)

Q6

Q2
40A

Q1

Q2
-VEE

Figura 28. El AD FET con cargas activas.

Etapa de ganancia emisor comn con alta ganancia de voltaje.


El segundo paso amplificador de un AO debe tener una elevada ganancia de voltaje, por lo que
generalmente se emplea una configuracin EC con carga activa. Como la AV de esta etapa depende
de hfe y de su resistencia de carga, se emplean pares Darlington CC-EC para incrementar la
equivalente y lograr una resistencia de entrada elevada que no cargue al paso precedente. Por otro
lado, el empleo de la carga activa (fuente de corriente con Ro elevada) en lugar de RC, permite
obtener la alta ganancia de voltaje requerida. Para el caso de una cascada CC-EC mostrado en la
figura 29, se calcula el punto de operacin y la ganancia de voltaje de cada etapa en forma
independiente, como se muestra a continuacin:

VCC
Q3

Q4

Rs
Q1
+

IRef
Vs

Q2
RE1

-VEE

Figura 29. Etapa de alta ganancia de voltaje.

ICQ1 = VBE/RE1 si N >> 1


AV21 = 1 - r1 /Ri1
Ri1 = r1 + (1 + hfe)(RE1llr2 )
AV22 = -gm2 (ro3 llro2 )
empleo de los transistores PNP laterales en la carga activa introduce limitaciones a este circuito
r tener valores menores de capacidad de corriente, de hfe y de VA que los del NPN. Estas
mitaciones como carga activa puede sobreponerse empleando fuentes de corriente con
alimentacin negativa para incrementar su Ro .
splazador de nivel.
determinados circuitos integrados analgicos, por no ser posible incluir capacitores de
oplamiento entre las etapas se hace necesario desplazar el voltaje de polarizacin de las etapas
canas a la salida para evitar que dejen de operar en la regin activa. El desplazamiento de nivel se
quiere tambin para lograr que el voltaje de salida de CD en reposo sea cero. La Ri de esta etapa
be ser alta para prevenir que cargue al paso precedente y reduzca su ganancia de voltaje. Adems,
deseable que su resistencia de salida sea baja para manejar en forma eficiente la etapa de salida.
configuracin colector comn cumplimenta adecuadamente con todos estos requisitos. Si la
ida se toma de su emisor, el desplazamiento (VO - Vi) = -VBE que puede incrementarse si se
roduce un divisor resistivo en la rama del emisor, como se muestra en la figura 30.
VCC

VCC

Vi

VCC

Vi

R1

Vi

R1

Vo
R2

Vo
Io

Vo
R2

gura 30. Desplazadores de nivel.

desventaja de este arreglo es que la seal sufre una atenuacin de R2 /(R1 + R2 ). Esta se elimina al
emplazar a R2 por una fuente de corriente como se muestra en el segundo esquema, en el que se
gra un desplazamiento de voltaje de: (VO - Vi) = -(VBE + IOR1 ) sin atenuacin de la seal. El
imo esquema con diodo Zener introduce un desplazamiento de voltaje de (VO - Vi) = -(VBE + VZ)
el cual la atenuacin es despreciable si rZ << R2 .

La etapa de salida de un AO debe ser capaz de suministrar la corriente de carga externa y poseer una
resistencia de salida baja. Esta etapa debe tambin entregar un voltaje de salida grande, idealmente
con valores pico a pico de (VCC + VEE). Como tiene que manejar seales de gran amplitud, es la
etapa donde mas no linealidad aparece lo que introduce distorsin. Es muy importante garantizar la
estabilidad del punto de operacin por tener una disipacin de potencia elevada.
La configuracin mas utilizada como etapa de salida es la seguidor emisor complementaria mostrada
en la figura 31, con ganancia de voltaje cercana a uno.

VCC

Vo
Q1 sat

VCC-VEC1sat

Vi

m=1

Q1 corte

IL

-V BE2on

Vi

V
o

Distorsin
de cruce

VBE1on
Q6

m=1

RL

Q2 corte

Vo

Q2 sat

-VEE+VEC2sat

-VEE

Figura 31. Etapa de salida clase B.


Si la seal de entrada Vi se hace positiva, el transistor NPN (Q 1 ) suministra corriente a RL mientras
que el transistor PNP (Q 2 ) se mantiene cortado. Alternativamente, si Vi se hace negativo, Q1 se corta
y Q2 conduce extrayendo corriente de RL por lo que IL decrece. Para seales de entrada sinusoidales,
Q1 maneja a la carga durante los semiciclos positivos y Q2 durante los negativos. Este circuito
presenta la deficiencia de que el voltaje de salida se mantiene en cero hasta que VBE > V = 0.5V.
Este fenmeno se conoce como distorsin de cruce y puede observarse de la caracterstica
transferencial.
La distorsin de cruce puede ser virtualmente eliminada si se aplica entre las dos bases un voltaje de
polarizacin de 2V para que por los transistores de salida circule en reposo una pequea corriente
(Clase A-B). Para lograr esto normalmente se intercalan entre las dos bases a dos diodos en serie
polarizados en directa como muestra la figura 32.
Anlisis esttico:
Para VO = 0, IC1 = IC2
VBEA + VBEB = VBE1 + VEB2
VBE = VT ln(IC/I S)
VT ln(IO/I SA) + VT ln(IO/I SB ) = VT ln(IC1 /I S1 ) + VT ln(IC1 /I S2 )
IC1 = IC2 = IO[(I S1 IS2 )/(I SAI SB)]1/2
En la caracterstica transferencial de este circuito se observa que se elimina la distorsin de cruce y
tambin se aprecia que para Vi = 0, Vo 0. Como Vi proviene de un desplazador de nivel, se logra
que Vo = 0 sin seal de entrada haciendo Vi -VBE2.

VCC
Vo
Io
Q1

VCC-VEC1sat
m=1

DA

Vi
RL

DB

Vo

-VEE+VEC2sat

Q2

Vi
Q3

RE3

-VEE

gura 32. Etapa de salida clase A-B.


ra variante de etapa de salida que elimina la distorsin de cruce es la que sustituye a los dos
dos por una fuente de voltaje conocida como multiplicador de VBE que se muestra en la figura
. Para la seal se comporta como un cortocircuito, pues la realimentacin negativa introducida por
baja considerablemente su resistencia interna. Desde el punto de vista de polarizacin, el voltaje
salida de esta fuente se disea para aproximadamente 1.1 V. Si la corriente de base es mucho
enor que la que circula por R3 y por R4 , se cumple que:
gura 14.14

VBB = (VBE/R4 )(R3 + R4 ) = VBE(1 + R3 /R4 )


VBB

gura 33. Multiplicador de VBE.


mayora de las etapas de salida de los AO tienen proteccin contra cortocircuitos accidentales,
mo se muestra en la figura 34. Los transistores de proteccin Q5 y Q6 en operacin normal estn
rtados. Solo se activa uno de ellos, cuando a travs del resistor R que el transistor muestrea,
cula una corriente que provoque una cada de 0.5 V. Cuando conducen los transistores de
oteccin, se le extrae corriente de las bases de los transistores de salida, limitando la corriente de
ida al valor mximo de (0.7V/R) 10 mA.

VCC

Ri3 hie3 + (1 + hfe3)RE3

Io
Q1

Anlisis esttico con Vo = 0 e IC1 = IC2


Q5
R

R3

VBE4(1 + R3 /R4 ) = VBE1 + VBE2

IL

Q4
R

VT (1 + R3 /R4 ) ln IC4 /I S4 = V
IC1 2 /IS1 IS2

RL

Q6

R4

Vo

(IC4 /IS4 )(1 + R3/R4) = IC12 /IS1 IS2


Q2

Vi

IC1 = IC2 = [IS1 IS2 (IC4 /I S4 )(1 + R3/R4)]1/2

Q3

RE3

-VEE

Figura 34. Etapa de salida con proteccin contra cortocircuitos.