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Conversions analogique-numrique

et numrique-analogique (partie 2)
par

Claude PRVOT
Responsable des produits de conversions analogique-numrique
et numrique-analogique Thales Research & Technology France

1.
1.1
1.2
1.3
1.4
1.5

Description technique et architectures des CAN...........................


CAN intgration ........................................................................................
CAN approximations successives ...........................................................
CAN Sigma-Delta .................................................................................
CAN parallles (ou flash) ............................................................................
CAN subranging ou pipeline ......................................................................

E 371 - 2

2.
2.1
2.2
2.3
2.4
2.5

Description technique et architectures des CNA...........................


CNA parallles .............................................................................................
CNA Sigma-Delta ( ) ...............................................................................
CNA multiplieurs .........................................................................................
CNA dglitchs ............................................................................................
CNA srie......................................................................................................

7
7
9
9
10
10

3.

Combinaison de CAN ou de CNA ........................................................

12

a symtrie qui existe entre conversion analogique-numrique (AN) et numrique-analogique (NA), lorsque lon prend en compte la troncation du nombre
rel vers le code binaire pour la conversion NA, disparat en partie dans les architectures des convertisseurs [sauf pour les Sigma-Delta ()].
Les convertisseurs AN sont toujours plus difficiles raliser que les convertisseurs NA. Les CNA sont comparativement plus faciles raliser et, technologie gale, les CNA sont un ordre de grandeur plus rapides.
De nombreuses architectures ont t inventes pour essayer de raliser au
mieux la conversion AN. Ces solutions ont volu avec les technologies de
ralisation pour donner le meilleur compromis fonction/cot/performances.
Beaucoup de CAN contiennent un ou plusieurs CNA en rebouclage (SAR,
subranging, ...).
Un des critres les plus frquemment rencontrs pour comparer ces convertisseurs est le facteur de mrite qui est le produit de 2 la puissance du nombre
de bits (effectif) multipli par la frquence dchantillonnage divis par la puissance consomme (voir [E 372]) :

Facteur de mrite = 2

N eff

f ch P consomme

Cet article sur les conversions analogique-numrique et numrique-analogique se compose


de trois parties :
[E 370] : Principes ;
[E 371] : Description technique et architectures ;
[E 372] : March, technologie et applications.

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Techniques de lIngnieur, trait lectronique

E 371 1

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

1. Description technique
et architectures des CAN

C
I

Ce paragraphe dcrit les architectures les plus courantes : srie,


parallle et Sigma-Delta (), et leurs performances en terme gnrique ainsi que les technologies rencontres selon larchitecture.
Les deux principales architectures rencontres sont les architectures srie et parallle (flash ). Ce sont les premires qui ont t
utilises. Une troisime architecture, plus rcente (1980), est
Sigma-Delta (). Grce sa trs grande prcision intrinsque et
un bon facteur de mrite, elle est de plus en plus utilise.

-+

Ve

VB

Vrf
D

E
F

Une pratique de plus en plus courante pour les produits les plus
performants consiste associer plusieurs architectures qui ralisent ainsi le meilleur compromis pour une application souhaite.

Sortie numrique

Larchitecture srie est typiquement le dcompte dune horloge


pendant que la valeur convertir charge une capacit ; ce
dcompte est stopp lorsque la tension intgre atteint un certain
seuil. CAN intgration et SAR (Successive Approximation Register, voir Terminologie [E 370, 1]) sont deux exemples de
conversion en srie.

A comparateur
B intgrateur
D horloge

Larchitecture parallle est typiquement la comparaison directe


et simultane de la valeur convertir tous les seuils possibles
N ) suivi du codage du rsultat.
(2

VB

E logique de commande
F compteur
commande de l'interrupteur I

a schma de principe

t1 fixe

t2 mesur

Larchitecture Sigma-Delta () est typiquement le rsultat


moyenn (dcim) de la comparaison, avec un seul comparateur,
de la valeur convertir ce rsultat intgr.

Gnralement pour les architectures srie et parallle, on trouve


un chantillonneur-bloqueur aprs lamplificateur dentre pour
maintenir la tension fixe pendant la dure de la conversion. Ce
nest gnralement pas le cas pour larchitecture Sigma-Delta ()
o il ny a pas de bloqueur et o ltage suit le signal.

1.1 CAN intgration


Les convertisseurs intgration sont particulirement apprcis
lorsque lon cherche liminer du bruit ou des frquences parasites du fait mme de lintgration. Leur principal inconvnient est
dtre lents (quelques millisecondes de temps de conversion). Ils
sont facilement intgrables sur des procds CMOS.

1.1.1 CAN rampe


Les plus connus des CAN intgration sont les CAN rampe. Le
plus courant, car il saffranchit des erreurs et tolrances des
composants, est le CAN double rampe. Son principe est illustr
par la figure 1.
La tension (positive) mesurer est applique travers linterrupteur I lentre de lintgrateur pour une dure fixe t 1 , mesure
par lhorloge. La tension de la capacit C dcrot. t 1 , la logique
de commande connecte lentre de lintgrateur la rfrence
ngative. La tension de la capacit C crot pendant que le compteur
compte les impulsions de la mme horloge. Le comparateur arrte
le compteur au passage zro de la sortie de lintgrateur, ce qui
mesure le temps t 2 , proportionnel la tension dentre V e .
La prcision de ce type de CAN est indpendante des variations
ventuelles de la frquence de lhorloge ainsi que des variations
dans le temps de la capacit (on suppose quelles ne varient pas
pendant le temps de conversion). La prcision ne dpend que de
celle de la rfrence et de la linarit de lintgrateur.
La tension est donc :
t2
V e = V rf -------t1
avec

t 1 et t 2 mesurs en nombre dimpulsions dhorloge.

E 371 2

b signal de sortie de l'intgrateur

Figure 1 CAN double rampe

1.1.2 CAN compensation de charges


Les convertisseurs compensation de charges sont une autre
variante des CAN intgration. Ici cest la rfrence qui est
connecte pendant une dure fixe. Le schma de principe est
donn dans la figure 2. Leur fonctionnement peut sexpliquer de la
faon suivante.
Une tension dentre positive V e provoque un courant I 1 travers une rsistance R 1 . Ce courant est intgr et la tension de sortie de lintgrateur a lallure dune rampe ngative. Chaque fois que
la rampe atteint zro, le comparateur dclenche un compteur dlivrant une impulsion de largeur constante .
Pendant cette dure, la rsistance R 2 est connecte la tension
de rfrence Vrf et la sortie de lintgrateur est une rampe positive. Cette rampe est en gnral plus rapide (R 2 < R 1).
Ce processus se rpte, engendrant ainsi un train dimpulsions
qui compense exactement le courant dentre (do le nom de ce
principe : compensation de charges). La priode des impulsions
est donne par la formule :
V rf R 1
T = 1 + ----------- ---------
Ve R 2
On remarquera que ce circuit peut tre aussi considr comme
un convertisseur tension/frquence.

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CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2)

A comparateur

C
R1
I1

Ve

-+B
I2

VB

R2

RAS

Ve

Vrf
CNA

Vrf
F

a schma de principe

Sortie numrique
A
B
D
F

comparateur
intgrateur
gnrateur d'impulsions de prcision
compteur
commande de l'interrupteur

a schma de principe

V (V)
3PE/4
PE/2
PE/4

VB
t

fixe

3 4

Temps

b tension la sortie du CNA


Figure 3 CAN approximations successives

b signal de sortie de l'intgrateur


Figure 2 CAN compensation de charges

1.2 CAN approximations successives


Leur principe, illustr par la figure 3, sapparente celui dune
pese avec une simple balance plateaux (dichotomie pour les
mathmaticiens).
Ils utilisent un convertisseur NA en rebouclage. Le comparateur
joue le rle de balance. Une de ses entres (un des plateaux de la
balance) reoit la tension mesurer. Sur lautre entre sont appliqus successivement des poids de plus en plus faibles (du MSB au
LSB). Ces poids sont gnrs par un CNA dont lentre est
commande par le registre approximations successives (RAS).
chaque pese, ltat de la sortie du comparateur indique si la
sortie du CNA dpasse ou non la tension mesurer. Lorsquil y a
dpassement, le poids qui vient dtre appliqu est enlev et lon
applique le poids suivant. Lorsquil ny a pas dpassement, on
maintient le poids en question et on applique galement le suivant.
Au bout de N coups dhorloge, pour un CAN N bits, la sortie du
RAS indique, un LSB prs, la valeur numrique correspondant
la tension dentre.
Ces CAN constituent un excellent compromis entre prcision et
vitesse. Ils offrent un excellent facteur de mrite et sont trs utiliss
dans lindustrie. Ils sont ralisables en technologie CMOS.

reboucl. Cet ensemble est ensuite suivi dun processeur qui ralise un filtrage (souvent appel dcimation), qui donne le mot de
sortie sur N bits.
Cette architecture a par principe une grande linarit qui ne
dpend pas ou trs peu de la prcision de la partie analogique. La
partie analogique est donc limite et simple (utilisation dune
technologie CMOS simple). De plus, cette architecture rejette naturellement le bruit de quantification.
La partie complexe est en numrique ; elle est donc parfaitement
matrisable et peu sensible aux drives et la prcision.
Lorigine du nom drive de la structure : association dun
modulateur bas sur la diffrence modulation delta et
dun intgrateur (ou sommateur) .
Le comparateur interne effectue la comparaison une frquence
leve (et mme souvent trs leve) par rapport la frquence
dchantillonnage externe. On dfinit ce rapport de surchantillonnage avec la variable OSR (Over Sampling Ratio ) qui est le rapport
de la frquence dchantillonnage interne (comparateur ou CAN
interne) la frquence de Nyquist 2 f 0 (f 0 frquence maximale du
signal chantillonner).
Selon les types de rebouclage, le nombre de bits, les filtrages,
les architectures, on obtient des performances diffrentes.
Cette architecture est trs diffrente des architectures sries ou
parallles. Ici on traite numriquement, par dcimation, le rsultat
de m comparaisons successives pour calculer la valeur de la tension convertie.
On a potentiellement un CAN adaptable et programmable selon
la loi de dcimation choisie. On peut changer de la vitesse contre
de la prcision et rciproquement.

1.3 CAN Sigma-Delta 

En gnral, il ny a pas dchantillonneur-bloqueur et ltage


suit le signal. Il existe aussi une vitesse maximale de signal au-del
de laquelle le convertisseur dcroche .

Larchitecture des Sigma-Delta est base sur la combinaison dun


modulateur et dun sommateur (ou intgrateur), lensemble tant

De faon gnrale, on obtient le rapport signal bruit (SNR :


Signal to Noise Ratio) suivant (en dB) :

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CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

Cas dun convertisseur Sigma-Delta () ayant un simple


comparateur :
SNR ( M, OSR ) := ( 2 ) + ( 1,5 ) +
avec

2 M+1
---------------------- +  OSR ( M + 0,5 )  ( dB )
M

lordre du rebouclage,

OSR

le rapport de la frquence des comparaisons interne


au double de la frquence de sortie des mots de
conversion lextrieur du CNA :
OSR = f ch interne /(2 f ch externe)

Cas dun convertisseur qui a un convertisseur P bits la


place du comparateur :

e (n )
Intgrateur

Ve +

Comparateur
+

1 bit

N
DSP

--

fexterne

CNA 1 bit
+A
--A

finterne

2M+1
- +  OSR ( M + 0,5 )  ( dB )
SNR P ( P, M , OSR ) := P ( 2 ) + ( 1,5 ) + -----------------------M

finterne

DSP : Digital Signal Processor


Figure 4 Schma du Sigma-Delta dordre 1, 1 bit

1.3.1 Sigma-Delta du premier ordre


Cest larchitecture la plus simple, mais elle est peu utilise en
pratique, car pour raliser des rsolutions suffisantes, elle ncessiterait un OSR trs lev. Elle permet en revanche de bien
comprendre le fonctionnement du Sigma-Delta ().
Le schma du (figure 4) est celui dun systme asservi : le
comparateur compare 0 V et impose donc que la sortie de lintgrateur soit gale 0 ( lerreur doffset prs). Si lerreur augmente
positivement, la sortie du comparateur passe 1, le CNA donne la
tension + A qui est soustraite de Ve et vient donc diminuer lentre
de lintgrateur. La sortie va donc diminuer.
Si lensemble est correctement dimensionn, cest--dire stable
et avec une prcision adquate, la sortie du comparateur reprsente la valeur numrique de V e , condition den prendre la
moyenne sur une certaine dure. Cette tche est faite par le processeur DSP (Digital Signal Processor ) qui dcime pour calculer le
mot de sortie sur N bits.
Exemple : en choisissant une chelle de 2,5 + 2,5 V, soit
A = 2,5 V et si, sur 16 priodes de lhorloge interne, la sortie du
comparateur a eu les valeurs successives :
................. 0, 1, 1, 1, 0, 1, 1, 0, 1, 0, 1, 1, 0, 0, 1, 1 .................
cela donne comme valeur moyenne de la tension en sortie de CNA :
V moyen CNA
A
= -------- [ 1 + 1 + 1 + 1 1 + 1 + 1 1 + 1 1 + 1 + 1 1 1 + 1 + 1 ]
16
= 0,625 V
Le code numrique de cette tension est 1 0 1 0 sur 4 bits (24 = 16)
en sortie de la dcimation (la valeur 0 V a pour code 1 0 0 0 et la valeur
2,5 V a pour code 0 0 0 0).
Intuitivement, on voit que plus on dcime, plus la prcision augmente, mais au dtriment de la vitesse.
Avec la moyenne sur 32 comparaisons, on double la prcision,
1 bit en plus, mais on chantillonne en sortie deux fois moins vite.
La fonction de transfert scrit :
V ( n ) = Z 1 V e ( n ) + [ 1 Z 1 ] e ( n )
Lintgrateur (Z 1) est un passe-bas pour le signal et un passehaut pour le bruit de quantification (comparateur) (figure 5). On
obtient donc le signal, dbarrass de son bruit de quantification.
Les structures Sigma-Delta () sont des systmes reboucls.
Comme tout systme asservi, leur stabilit doit tre assure pour
toute la plage dynamique dentre du signal.

E 371 4

fch

fmax

a passe-bas pour le signal

b passe-haut pour le bruit


de quantification

Figure 5 Fonction de transfert

Pour certaines tensions dentre, il peut apparatre des pseudooscillations, appeles idle tone , qui gnent la conversion. Pour
les supprimer, soit on ajoute un signal alatoire de trs faible
amplitude signal de ditherisation qui bloque ces pseudo-oscillations, soit on se tourne vers des structures dordre plus lev qui
y sont moins sensibles ( 1.1.3.2).
Le rapport signal bruit thoriquement ralisable, en dB, pour
un tel convertisseur est de :
SNRmax = 6,02 + 1,76 5,17 + 30 lg OSR soit environ
2,6 + 30 lg OSR
Si on double lOSR, on gagne 9 dB de signal bruit soit environ
1,5 bit de rsolution.
Exemple :
pour 10 bits, soit 60 dB de SNR, il faut un rapport de 100 sur
lOSR, soit 200 sur la frquence analogique maximale.
Si lon traite de laudio avec 10 bits et une bande passante maximale
de 25 kHz, il faut que la frquence du comparateur soit de 5 MHz
(2 100 25 kHz).
pour 20 bits, soit 120 dB, il faut un rapport de 10 000 sur lOSR
(ce qui nest pas raliste).
En conclusion, ces structures du premier ordre sont rarement
utilises et on leur prfre les 2e, 3e... ordres qui, pour le mme
OSR, donnent beaucoup plus de SNR et sont moins sensibles au
idle tone . Cependant, le problme de la stabilit des rebouclages reste toujours prsent.

1.3.2 Sigma-Delta du deuxime ordre et plus


La structure dun convertisseur dordre 2 est prsente dans
la figure 6. En augmentant lordre du modulateur (le nombre de
rebouclage), on amliore le SNR par rapport au dordre 1.

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CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2)

Modulateur 2e ordre

e (n )
Intgrateur

Intgrateur

Ve

1 bit

DSP

Ve

CAN

P bits

DSP

CNA
CNA
CNA

Figure 7 Schma du Sigma-Delta dordre 1, P bits

Figure 6 Schma du Sigma-Delta dordre 2, 1 bit


Passe-bande

Le rapport signal bruit thoriquement ralisable, en dB, pour


un convertisseur dordre 2 est de :

Ve(n)

H (n )

e (n )
CAN

S (n )

DSP

SNRmax = 6,02 + 1,76 12,9 + 50 lg OSR = 5,12 + 50 lg OSR


CNA

Si lon double lOSR, on gagne 15 dB de signal bruit soit environ 2 bits de rsolution.
Dans la pratique, les convertisseurs Sigma-Delta sont souvent
dordre plus lev, typiquement de 3 5.
Les rsolutions thoriques ne sont pas atteintes car elles sont
limites par les problmes de bruits, de technologie...
Exemple : avec un dordre 2, si on traite de laudio avec 20 bits,
soit 120 dB de SNR, et une bande passante maximale de 44 kHz, il faut
que la frquence du comparateur soit de 2 200 44 kHz = 17,6 MHz.

Figure 8 Schma du Sigma-Delta dordre 1, passe-bande

La plupart des Sigma-Delta tant raliss en traitement de signal


numrique, il y a peu de problmes la ralisation. Le traitement
de signal numrique autorise de nombreuses variantes darchitecture qui ont plus ou moins davantages et dinconvnients.

1.3.3 Sigma-Delta : autres variantes


dans les architectures

1.4 CAN parallles (ou flash )

Multi-bits

Leur principe est illustr par la figure 9. La tension mesurer Ve


est applique simultanment sur lentre des comparateurs alors
que lautre entre est runie un rseau de rsistances en chelle.
Les valeurs de ces rsistances sont telles que les tensions
appliques lentre non commune des comparateurs varient de
faon quantifie entre :

Larchitecture des Sigma-Delta peut encore tre modifie en


remplaant le comparateur interne 1 bit par un convertisseur ayant
plusieurs bits. Le gain thorique est de 6,02 dB par bit ajout.
Soit P le nombre de bits du CAN interne :
si P = 1 cest un simple comparateur latch ;
si P > 1 cest un CAN avec 2,3... bits.
En augmentant le nombre de bits P :
on augmente thoriquement la rsolution de 6 dB par bit pour
un mme OSR ;
on devient sensible la linarit de ce convertisseur interne.
On peut combiner ordre du modulateur et nombre de bits du
CAN interne : la figure 7 prsente le schma dun Sigma-Delta du
premier ordre et P bits.
Passe-bande
Le Sigma-Delta passe-bande sobtient en changeant le filtre
passe-bas par un passe-bande (figure 8).
Cette architecture est trs intressante pour les applications
radio, radar, etc. pour numriser des signaux qui sont sur une porteuse type f i .
Structure Mash ou cascade
Cette structure combine deux ou plusieurs Sigma-Delta.
Le deuxime (i -me) Sigma-Delta vient chantillonner la sortie
du premier soustraite de son entre, autrement dit, le reste (erreur)
laiss par le premier.

et --------------------- par quantum de ------------ 


 -----------16
16
8
V rf

13 V rf

V rf

dans le cas dun CAN 3 bits (V rf /2 N pour un CAN N bits).


Pour une tension Ve donne, lensemble des comparateurs
situs au-dessous de Ve ne basculera pas, alors que ceux qui sont
au-dessus basculeront. La logique qui suit dcode les 2N 1 sorties
des comparateurs en binaire sur N fils.
Ce type de CAN est le plus rapide car tous les comparateurs
agissent en parallle et le temps de conversion est donc pratiquement fix par le temps dtablissement des comparateurs. Le
temps de traverse de la logique de dcodage est en gnral faible
par rapport celui des comparateurs.
Ces CAN prsentent linconvnient de devenir trop gros pour les
hautes rsolutions. En effet, chaque bit supplmentaire, il faut
doubler les circuits tout en doublant galement leur prcision. Les
progrs dans les circuits intgrs actuels permettent cependant
datteindre aisment les 8 bits (256 comparateurs) avec des frquences dchantillonnage de lordre de 1 500 MHz.

1.5 CAN subranging ou pipeline

Conclusion
Il ny a pas de solution gnrale. Selon les applications (besoin)
et la technologie disponible, chaque fabricant ralise au mieux le
compromis pour le produit souhait.

Ces CAN sont appels aussi, semi-flash, en cascade...


Les CAN parallles sont limits en prcision et les CAN SAR ou
intgration sont, de par leur fonctionnement srie, limits en

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CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

On peut mme, au prix dchantillonneurs-bloqueurs supplmentaires, traiter en pipeline les conversions successives : le
premier tage convertit la valeur analogique qui vient dtre chantillonne, pendant que le deuxime tage convertit la valeur analogique qui a t chantillonne prcdemment, soustraite de la
valeur des MSB (de la conversion prcdente) et amplifie, et ainsi
de suite. Lavantage est de donner ainsi, chaque tage, une
priode entire de lhorloge externe pour raliser une tape de
conversion.
De plus, pour viter les rglages et les erreurs entre les tages,
un bloc de correction traite, en numrique, ces problmes.
En thorie, pour fonctionner correctement, chaque tage a un bit
de plus pour viter que lerreur thorique de quantification
(1/2) LSB ne sature ltage suivant. Le convertisseur NA utilis
pour soustraire la partie convertie la valeur analogique a, lui,
toute la prcision.

Ve
3R
2R
2R

13 V
16 rf

111

11 V
16 rf

110

9V
16 rf

101

7 V
16 rf

100

5 V
16 rf

011

3 V
16 rf

010

Vrf
16

001

22

5
2R

Vrf

Logique 1
2
de
codage
20

4
2R
3
2R
2R

Sortie numrique

A
7

Ces technologies se dveloppent beaucoup actuellement, car


elles sont utilises pour les communications numriques (Set Top
Box, TV, tlphonie portable...).
Exemple : le principe de ce type de CAN est illustr dans la
figure 10 dans le cas dun CAN 14 bits (lAD6645) : le premier CAN
5 bits effectue le codage des 4 MSB, le deuxime CAN 5 bits code les
4 bits suivants et le dernier code les 6 LSB.

000

0
A comparateurs

Le gain en taille est vident : on utilise 3 flashs de 32, 32 puis


64 comparateurs (soit 128) au lieu de 16 384 comparateurs.
De plus leurs prcisions sont relaxes. noter que le 1er CNA
doit faire 5 bits de rsolution mais 14 bits de prcision et que le
2e CNA fait 5 bits de rsolution mais 11 bits de prcision.

Figure 9 CAN parallle 3 bits : schma de principe

vitesse ; cependant on peut trouver une solution ces limitations


en modifiant larchitecture.

Le temps dobtention du rsultat de la conversion nest dcal,


en thorie, que de 3 priodes dhorloge.

En combinant deux (ou plus) convertisseurs flash qui convertissent successivement les bits de poids fort puis de poids faible et
en traitant les conversions successivement, on obtient de trs bons
compromis vitesse-prcision et surface de silicium.

Exemple : les trois tages marchent en structure pipeline et traitent


les 3 tapes de la conversion, au rang N, N 1 et N 2 simultanment.
Le premier CAN 5 bits effectue un codage avec une prcision de
(1/2) LSB derreur de quantification, soit 4 bits parfaits. Le rsultat du
premier codage est converti en tension analogique par un CNA 5 bits
mais dont la prcision est suprieure ou gale celle dun CNA 14 bits.
La diffrence de tension est applique lentre de lamplificateur A2
(de gain 24 = 16), et reprsente le reste coder aprs ce premier
codage de 5 bits ; ce premier tage contribue 4 bits utiles.

Par exemple avec trois tages et pour N bits de rsolution au total,


on a, si chaque tage a le mme nombre de bits, 2(N /3) + 2 fois moins
de silicium que pour un flash de mme rsolution et moins de problmes
de prcision, car on rpartit les prcisions ( + 2 car il faut 1 bit de plus
sur les deux premiers tages).

AVcc

DVcc
AD6645

AIN

A1

TH1

TH2

A2

TH3

TH4

ADC3

TH5

AIN

ADC1
VREF

DAC1

ADC2

5
ENCODE
ENCODE

DAC2

2,4 V
5

INTERNAL
TIMING

GND
Terre

DIGITAL ERROR CORRECTION LOGIC

DMID OVR

DRY

D13
MSB

D12

D11

A amplificateur

D10

D9

D8

D7

D6

D5

D4

D3

D2

TH Track & Hold

Figure 10 Bloc diagramme dun convertisseur pipeline : AD6645

E 371 6

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Techniques de lIngnieur, trait lectronique

D1

D0
LSB

_______________________________________________________________

MDAC
VIN

T/H

x2

VOUT

-FLASH
ADC

STAGE 1

La principale architecture rencontre est larchitecture parallle.


Cest la premire qui a t utilise. Lautre architecture qui est plus
rcente (1980), mais de plus en plus utilise, grce sa trs grande
prcision intrinsque, est larchitecture Sigma-Delta ().
Linterface dentre convertit ventuellement le mot reu du bus
srie en parallle et bloque ce mot avec des latchs, pendant toute
la dure ncessaire, jusquau mot suivant convertir.
La conversion srie est peu utilise, elle est explicite dans le
paragraphe 2.5.

DAC

Larchitecture parallle est typiquement laddition directe et


simultane de la valeur convertir grce des rseaux de rsistances qui convertissent chaque bit en sa contribution analogique.
Un amplificateur oprationnel change ventuellement cette
somme de courants en une tension.

1,5 bit

VIN

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2)

STAGE 2

STAGE 10

Larchitecture Sigma-Delta () est typiquement le rsultat filtr


de la comparaison, avec un seul comparateur, de la valeur
convertir surchantillonne.
En gnral, les CNA donnent en sortie une tension pour les
applications basses frquences, et un courant pour les hautes frquences (au-del de quelques dizaines de MHz environ).

DIGITAL CORRECTION LOGIC


10
D9-D0
VIN = input voltage between IN + and IN (differential or single-ended)
Figure 11 Schma dun tage 1,5 bit dun convertisseur pipeline

Aprs une amplification, le deuxime flash 5 bits code, comme


ltage prcdent, cette valeur sur les 5 bits suivants ; ce deuxime
tage contribue galement 4 bits utiles. De mme, il donne, aprs
amplification, le reste coder au dernier flash 6 bits ; le dernier tage
contribue 6 bits utiles.
Une logique de correction tient compte des rsultats (et dun ventuel calibrage) ainsi que dventuels bits supplmentaires, non montrs ici, pour corriger le rsultat final sous la forme dun mot binaire
de 14 bits.
Ce type de convertisseur est utilis en gnral pour coder des
signaux de type f i , vido (de quelques dizaines une centaine de
mgahertz). Pour donner la prcision requise les chantillonneursbloqueurs doivent tre trs prcis, entre autres le premier a,
comme le premier CNA, 14 bits de prcision.
Dans lexemple choisi, nous avions affaire 3 tages mais nous
pouvons imaginer, selon le mme principe, des CAN 2, 4,
5 tages ou plus.
Une variante trs utilise avec les technologies CMOS est la
suivante : chaque tage fait 1,5 bit (3 tats avec 2 comparateurs),
associ un amplificateur de gain 2 ce qui donne 1 bit utile par
tage et un trs bon compromis technologique pour des produits
CMOS en consommation et en prcision. Le nombre de comparateurs est de 2 N au lieu de 2N (figure 11).

2.1 CNA parallles


Le schma de principe dun CNA parallle classique est donn
dans la figure 12.
Le cur du CNA est un rseau constitu en gnral par des
rsistances. Dans les convertisseurs monolithiques CMOS, on
trouve des rseaux capacitifs. La prcision du rseau conditionne
directement celle du CNA.
Les commutateurs analogiques, directement associs au rseau
(quelquefois imbriqus au rseau), constituent le deuxime lment fondamental du CNA. Chacun deux est ouvert ou ferm
selon ltat du bit dentre correspondant. Les autres organes sont
quelquefois extrieurs au CNA. Pour toute conversion numrique-analogique, il faut disposer dune source de rfrence. Cette
rfrence peut servir plusieurs CNA si bien quelle est souvent
extrieure au composant CNA proprement dit.
Lamplificateur de sortie convertit le courant en tension et/ou
fournit limpdance (faible) dont on a besoin pour attaquer les
tages analogiques qui suivent.
Lensemble est interfac sur un bus srie ou parallle. En interne,
on trouve les latchs logiques et si besoin la conversion srie-parallle du bus vers le composant.

Bit

Registres
d'entre
Commutateurs analogiques C
Source de
rfrence

Rseau de rsistances R
Is

2. Description technique
et architectures des CNA
Ce paragraphe dcrit les architectures les plus courantes :
parallles et Sigma-Delta () ainsi que larchitecture srie, moins
courante, et leurs performances gnriques ainsi que les technologies rencontres selon larchitecture.

Is courant en sortie
Vs tension de sortie

Vs

Les commutateurs analogiques et le rseau constituent


les circuits de base du CNA
Figure 12 Schma de principe dun CNA complet

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E 371 7

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

R
2R

C1
2R

Vrf

4R

C2

I1

4R

Vrf

I2

Is

8R
Bloc n1

I1

R1

R
2 NR

C1 , C2 ..., CN commutateurs

CN

2R

R2

IN

4R
8R

Figure 13 CNA rsistances pondres

Bloc n2

R3
R

2.1.1 CNA rsistances pondres

2R

La figure 13 reprsente un CNA rsistances pondres dans sa


version la plus simple.
Le courant I dans chaque branche est gal :

8R

V rf
I i = C i -----------2i R
Linterrupteur Ci est ouvert ou ferm selon la valeur du i-me bit
du mot binaire M (Ci = 0 ou 1) convertir en analogique et le
courant Is en sortie du CNA prend la valeur :
V rf
V rf
I s = ------------- [ C 1 2 0 + C 2 2 1 + ... + C N 2 ( N 1 ) ] = ------------- M
2R
2R
avec

M = C 1 2 0 + C 2 2 1 + ... + C N 2 ( N 1 )

Bloc n3
Figure 14 CNA 12 bits quads

Dans ces conditions, le courant I dentre se partage en deux


parties gales partir du nud A1 :
I 1 = I/2
De mme, aprs le nud A 2 :

Le courant de sortie est proportionnel au nombre M. On a bien


ralis une conversion numrique-analogique.
Ce CNA devient vite imprcis ds que le nombre de bits augmente, car il est alors difficile dobtenir une trs bonne prcision
pour des rsistances variant dans un rapport de 2N . Pour viter cet
inconvnient, on utilise un schma du type de celui reprsent
dans la figure 14. Cette technique consiste utiliser des blocs ou
quads de convertisseurs 4 bits rsistances pondres. Les rsistances R 1 , R 2 , R 3 , R 4 sont choisies de telle manire quelles pondrent les poids respectifs des blocs dans un rapport 1/16,
cest--dire que, pour des configurations identiques, le bloc no 1
est travers par un courant 16 fois plus fort que le no 2 et 256 fois
plus fort que le no 3. Ce schma est trs utilis.

2.1.2 CNA rseau R /2 R (ou en chelle)


Lavantage principal du rseau R /2 R est de faire appel exclusivement deux valeurs de rsistances R et 2 R. Ceci diminue les
contraintes de ralisation des rsistances dans des rapports levs.
Dans le schma de la figure 15, la sortie, qui est en gnral
relie lentre dun amplificateur oprationnel, est un potentiel
voisin de zro (masse fictive). Quelles que soient les positions des
interrupteurs, tout se passe comme si toutes les rsistances 2 R
taient runies la masse. Le nud AN voit donc, dune part, deux
rsistances 2 R en parallle soit R et, dautre part, une rsistance R
runie au nud AN1 .
droite du nud AN 1 , limpdance est constitue par (R + R )
en parallle avec 2 R, soit une rsistance quivalente R et, dautre
part, une rsistance R runie AN 2, etc. droite du nud A0 , on
a galement une rsistance quivalente 2 R.

E 371 8

R4

4R

I 2 = I 1 /2 = I/4
.............
et, aprs le nud A N :
V rf 1
I
I N = --------- = ------------- --------2R 2 N
2N
Do, aprs sommation selon ltat de linterrupteur Ci :
V rf
V rf
I s = ------------ [ C 1 2 0 + C 2 2 1 + ... + C N 2 ( N 1 ) ] = ------------ M
2R
2R
Le schma de la figure 15 reprsente un CNA commutation de
courant, beaucoup plus utilis que celui commutation de tension
car plus rapide.
Lun des inconvnients du rseau R /2R est que les rsistances de
poids fort, notamment la premire rsistance 2 R, sont souvent
dterminantes dans la prcision et la linarisation du CNA. Pour un
convertisseur 12 bits, par exemple, cette rsistance doit tre fabrique ou ajuste avec une prcision infrieure au (1/2) LSB (soit
(1/2) (1/4096) 10 4 ). De telles prcisions sont difficiles
atteindre avec des techniques simples et classiques de diffusion. Il
est donc ncessaire, au-del de 10 bits, dutiliser soit un ajustage
dynamique au laser (ce qui complique le processus de fabrication),
soit des rseaux dits segments , soit encore des rseaux autocalibrs.
Il faut galement noter les CNA rseau de capacits (au lieu de
rsistances). Le principe est sensiblement le mme que dans le cas
des rseaux rsistifs, la diffrence prs que, la place de courants, on travaille sur des charges et des tensions, ce qui, au
contraire des rsistances, est plus facile raliser en CMOS.

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_______________________________________________________________

A0

Vrf

A1

I
2R

A2

I1

I2

I1 2 R

I2 2 R

C1

C2

A3

I3

priode dhorloge (figure 17c ). Le filtre dinterpolation numrique


par 8 ainsi que la fonction dchantillonnage-blocage par 8 qui suit
conduisent un dbit des donnes de 64 fois f ch . Un modulateur
Sigma-Delta ralise alors une rpartition spectrale du bruit
(figure 17d ). Le modulateur est ensuite suivi dun convertisseur
numrique-analogique puis dun filtre passe-bas capacits
commutes qui limine les nergies hors bande rsultant de lopration de modulation (figure 17e ). Un filtre continu permet, enfin,
dobtenir le spectre final souhait (figure 17f ).

AN

IN 2R

2R

C3

IN

CN

C1 , C2 , ..., CN commutateurs

La figure 18 prsente un autre schma classique de mme type


avec un surchantillonnage numrique par 256 (qui est ventuellement fait en plusieurs tapes) et filtrage.

Is

Les dernires gnrations de convertisseurs Sigma-Delta audio


utilisent des architectures plus labores (multi-bits et ordre lev)
et sont aussi compatibles avec plusieurs formats des donnes
dentres.

Figure 15 CNA rseau R /2R

2.2 CNA Sigma-Delta (  )


Ce type de convertisseur est maintenant un des plus rpandus,
car il permet des prcisions trs leves et il est utilis en audio
(CD et autres) le tout en utilisant un procd CMOS trs conomique.
Ce procd utilise les techniques du traitement du signal
numrique, de la mme faon que pour la ralisation des CAN
Sigma-Delta.
On observe dans la figure 16 la structure complte du convertisseur.
Son principe de fonctionnement se dcrit dans le domaine
frquentiel comme suit, la figure 17 permettant den observer les
diffrentes tapes.
Le signal audio en entre est dabord pass dans un filtre dinterpolation numrique (voir E 370, 3.4.2 Exemple) qui va supprimer
les images du signal dentre qui sont prsentes aux multiples de
la frquence dchantillonnage f ch (figure 17a ). Le spectre en sortie sobserve en figure 17b. Le filtre dinterpolation numrique est
suivi par une fonction dchantillonnage-blocage o les donnes
sont maintenues durant 8 cycles dhorloge. La rponse frquentielle est (sin x )/x , dont les zros attnuent les signaux 8 fois la

Exemple : le Ti PCM1725 (figure 19) a une horloge systme


256 f s ou 384 f s , des donnes dentre 16 bits, de 16 kHz 96 kHz.
Le CNA a un modulateur Sigma-Delta du 3e ordre ainsi quun interpolateur suivi dun filtre numrique pour finir par un amplificateur et un filtre
passe-bas analogique. Le filtre numrique ralise linterpolation par 8 et
la correction frquentielle 44,1 kHz.
Le modulateur Delta-Sigma est construit avec un quantifieur
5 niveaux et un rebouclage du 3e ordre.

2.3 CNA multiplieurs


Le courant de sortie I s dun CNA rseau R /2 R scrit :
V rf
V rf
I s = ------------ [ C 1 2 0 + C 2 2 1 + ... + C N 2 ( N 1 ) ] = ------------ M
2R
2R
Si lon fait varier V rf , on voit que le courant en sortie I s est gal
un coefficient prs au produit de la tension variable V rf et du
nombre M . Le CNA remplissant cette fonction est dit CNA multiplieur. Un CNA multiplieur est donc un CNA classique par exemple
ralis avec un rseau de rsistances (le plus souvent R /2 R ), des
commutateurs analogiques et une entre Ve variable qui, aprs un
amplificateur dinterfaage, alimente lensemble du rseau.

Signaux de
commande

Donnes
d'entre srie
Droite

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2)

Gauche
tage
d'entre

Contrle

Interpolateur
8

EB

Interpolateur
8

EB

Contrle

Modulateur
Sigma-Delta

tage
de
sortie

Modulateur
Sigma-Delta

tage
de
sortie

Commande
Sortie gauche
Sortie droite
Commande

Oscillateur d'horloge
Diviseur

Signaux de commande
EB chantillonneur-bloqueur

Figure 16 CNA Sigma-Delta


pour application audio

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E 371 9

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

44,1 kHz
16 bits

24

fch

2 fch

f (kHz)

Modulateur
Sigma-Delta

Surchantillonnage x 256
Interpolation et filtre passe-bas

11,2 MHz
1 bit 1 bit
CNA

Filtre analogique
passe-bas

11,2 MHz
16 bits
Sortie
analogique

a spectre des donnes l'entre de l'interpolateur


Figure 18 CNA Sigma-Delta avec surchantillonnage par 256
et filtrage

8 fch

24

16 fch

f (kHz)

b spectre en sortie de l'interpolateur

blissement des tensions analogiques, correspondant chaque


groupe de commutateur/rsistance et des capacits parasites ventuelles des commutateurs. Une technique classique pour obtenir
un CNA dglitch consiste chantillonner le signal de sortie au
moment adquat, cest--dire lorsque le rgime est tabli
(figure 20).

2.5 CNA srie


8 fch

24

16 fch

f (kHz)

c spectre en sortie de l'chantillonneur-bloqueur

Il existe des CNA, fonctionnant en srie, qui sont peu rpandus


et moins rapides.
Le CNA srie le plus classique convertit chaque bit lun aprs
lautre, grce un systme diviseur capacitif par 2 (figure 21a ).

f (kHz)

24

d spectre en sortie du modulateur

Fonctionnement : la capacit C 1 est gale la capacit C 2 ; le


rsultat est donn par la tension aux bornes de C 2 . Avant la
conversion C 1 et C 2 sont dcharges, on convertit en srie, en partant du LSB.
chaque transfert de charge, entre les deux capacits, la charge
est divise par 2. En N transferts, on obtient la charge divise
par 2N. On ajoute ainsi de suite les bits. Les interrupteurs sont
rouverts aprs chaque transfert de charge et avant la squence
suivante.
Exemple : avec 3 bits : conversion du mot 1, 0, 1 (figure 21b).

64 fch

24

f (kHz)

e spectre en sortie du filtre capacits commutes

Nota : le cas non ralis est en petits caractres.

Pour chaque bit, en partant du LSB ; on a le fonctionnement suivant :


Pour le LSB (1)
Si le LSB est gal 1, on ferme S1 , C 1 se charge V rf .
Si le LSB est gal 0, on ferme S2 , C 1 = 0.

On ferme ensuite S3 , C 1 et C 2 se partagent la charge, on obtient


V rf /2.
f (kHz)

24

spectre en sortie du filtre continu

Figure 17 Technique de conversion Sigma-Delta

On continue ainsi pour le 2e bit (0)


Si le 2e bit est gal 0, on ferme S2 C 1 = 0

Si le 2e bit est gal 1, on ferme S1 C 1 = V rf

On ferme ensuite S3 , C 1 et C 2 se partagent la charge ; on obtient


[(0 + V rf /2]/2 = V rf /4.
On continue ainsi pour le MSB (1)
Si le MSB est gal 1, on ferme S1 C 1 = V rf

2.4 CNA dglitchs


Lun des inconvnients des CNA rseaux R /2 R , lorsquils sont
rapides, est le phnomne de glitch . Il sagit de parasites de
commutation qui sont dus des diffrences entre les temps dta-

E 371 10

Si le MSB est gal 0, on ferme S2 C 1 = 0

On ferme ensuite S3 , C 1 et C 2 se partagent la charge, on obtient


[(V rf + V rf /4]/2 = (5/8) V rf
On a donc obtenu V rf [1/2 + 0/4 + 1/8] = (5/8) V rf = 0,625 V rf
Linconvnient est que la sortie C 2 nest pas monotone.

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Serial
Input
I/F

FORMAT
DM

Low-pass
filter

Multi-level
Delta-sigma
Modulator

DAC

Low-pass
filter

8  Oversampling
Digital Filter

DIN

Mode
control
I/F

DAC

CAP

LRCIN

Multi-level
Delta-sigma
Modulator

VOUTL

BCKIN

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2)

VOUTR

_______________________________________________________________

Power Supply

256 fs / 384 fs

GND

Vcc

SCKI

a schma du convertisseur

In

8 fs
18 bits

Z-1

Z-1

Z-1

--

--

+
+

5-level Quantizer
4
3

Out

48 fs (384 fs)
64 fs (256 fs)

1
0

Z 1 intgrateur numrique

b schma du modulateur 5 niveaux

Registre

Sortie analogique

Figure 19 CNA Sigma-Delta


de dernire gnration

Temps

CNA

EB

b
C commande
EB chantillonneur-bloqueur
S sortie

Autre variante qui est plus intressante, avec un ordre de


conversion qui va du MSB au LSB et une sortie monotone. La
rponse est semblable celle dun CAN SAR (figure 22a).
Fonctionnement : la capacit C 1 est gale la capacit C 2 , lintgrateur actif cumule les N tapes de la conversion et donne le
rsultat V s .
Avant la conversion, C 1 , C 2 et lintgrateur sont dchargs ; on
convertit en srie, en partant du MSB.
chaque transfert de charge, entre les deux capacits, la charge
est divise par 2. En N transferts, on obtient la charge divise
par 2N. On ajoute ainsi de suite les bits. Les interrupteurs sont
rouverts aprs chaque transfert de charge et avant la squence
suivante.
Exemple : avec 3 bits : conversion du mot 1, 0, 1 (figure 22b).
Nota : le cas non ralis est en petits caractres.

Figure 20 Glitches en sortie dun CNA (a ) et CNA dglitch (b )

On commence par charger C 1 V rf , puis S0 est maintenu ouvert


sur toute la dure de la conversion.

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CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

Aprs pour chaque bit, en partant du MSB :


S1

S3

S2

Vrf

Pour le MSB (1)

C1

On ferme S1 , C 1 et C 2 se partagent la charge, on obtient


C 2 = V rf /2.
Si le MSB est gal 1, on ferme S2 sur lintgrateur, et C 2 se
dcharge dans lintgrateur : C 2 = 0 et V s = V rf /2.

C2

Si le MSB est gal 0, on ferme S2 sur la masse, et C 2 se dcharge : C 2 = 0


et V s est inchang : 0
Si interrupteurs (switch )

On continue ainsi pour le 2e bit (0)


On ferme ensuite S1 , C 1 et C 2 se partagent la charge, on obtient
V rf /4.
Si le 2e bit est gal 0, on ferme S2 sur la masse, et C 2 se dcharge
dans lintgrateur : C 2 = 0 et V s est inchang (V rf /2).

Tension aux bornes de C2


en fraction de Vrf

a schma

Si le 2e bit est gal 1, on ferme S2 sur lintgrateur, et C 2 se dcharge. C 2 = 0


et V s = V rf /4 + V rf /2.

7/8
3/4

On continue ainsi pour le LSB (1)


On ferme ensuite S1 , C 1 et C 2 se partagent la charge, on obtient
V rf /8.
Si le LSB est gal 1, on ferme S2 sur lintgrateur, et C 2 se dcharge
dans lintgrateur. C 2 = 0 et V s = V rf /8 + V rf /2 = (5/8) V rf .

5/8
1/2
3/8

Si le LSB est gal 0, on ferme S2 sur la masse, et C 2 se dcharge. C 2 = 0 et


V s est inchang : V rf /2.

1/4
1/8

On a donc obtenu V rf [1/2 + 0/4 + 1/8] = (5/8) V rf = 0,625 V rf .


La sortie V s est monotone croissante et commence par le MSB.

0
0

b tapes de conversion de 1,0,1


Figure 21 Schma dun convertisseur srie lmentaire,
tension interne de C2

Intgrateur actif
S0

S2

S1

Vs

Vrf

C1

3. Combinaison de CAN
ou de CNA
Pour atteindre des performances plus leves, on peut tre
amen combiner un ou plusieurs convertisseurs lmentaires. La
ralisation peut tre au niveau dune carte ou du circuit intgr
circuit multi-chip .
Les buts viss sont souvent daller plus vite, davoir plus de
rsolution, damliorer le rapport signal bruit, etc., pour des
applications haut de gamme, ayant un faible volume de production, tout en bnficiant de composants standards, un prix industriel.

C2

a schma

Tension Vs en fraction de Vrf

Combinaison temporelle entrelace


1

Cest la solution la plus intuitive : on combine par exemple


3 CAN pour aller 3 fois plus vite. Il faut donc distribuer le signal aux
3 CAN, soit par un multiplexeur qui prcde les chantillonneursbloqueurs, soit par mise en parallle directe. Chaque circuit reoit
alors une horloge dcale f ch /3. En gnral, cause des carts
entre les circuits, du bruit induit par la proximit des deux autres
circuits (qui exprims en LSB sont importants), etc., on nobtient
pas des performances 3 fois plus leves.

7/8
3/4
5/8
1/2
3/8
1/4

Combinaison frquentielle

1/8
0
0

b tapes de conversion de 1,0,1


Figure 22 Schma dun convertisseur srie,
tension interne monotone croissante

E 371 12

Le signal numriser couvrant une bande trop large, une srie


de filtres dcoupe cette bande en sous-bandes, chacune des
sous-bandes est ensuite chantillonne de faon adquate (par surou sous-chantillonnage) et on recombine lensemble en numrique. De mme que prcdemment, cause des carts entre les
circuits, du bruit induit, etc., on nobtient pas lamlioration des
performances en proportion directe avec le nombre de convertisseurs utiliss.

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