MULTIVIBRADOR BIESTABLE (FLI-FLOPs)

OBJETIVOS:
1. Elaborar la tabla de funcionamiento de FLIP-FLOPs tipo S-R, D, T y J-k.
2. Elaborar la tabla de funcionamiento de FLIP-FLOPs activados por pulsos,
por flancos y amo esclavo.

MATERIALES:
Unidades PUZ-2000, TM-1, EB-200 y EB-203 y accesorios de DEGEM SYSTEMS.
Instrumentos electrnicos de laboratorio.

CUESTIONARIO TEORICO:

1. A QUE SE LE DENOMINA SISTEMA SECUENCIAL?PORQUE SE LE

DENOMINA AUTMATA FINITO?
Es aquel cuyas salidas no solo dependen de sus entradas actuales, sino
tambin de una secuencia de la entrada anterior.
El estado de un circuito secuencial, es una coleccin de variables de estado,
cuyos valores en cualquier momento contienen toda la informacin pasada
necesariamente para establecer el comportamiento futuro del circuito. La
mayora de los sistemas secuenciales estn gobernados por seales de reloj. A
stos se los denomina "sncronos" o "sincrnicos", a diferencia de los
"asncronos" o "asincrnicos" que son aquellos que no son controlados por
seales de reloj.

Un autmata finito (AF) o mquina de estado finito en un circuito digital,

las variables de estado son valores binarios correspondientes a ciertas seales
lgicas del circuito. Un circuito con n variables de estado binarias tiene 2n
estados posibles. Por muy grande parezca, 2n siempre es finito, nunca es
infinito, de modo que los circuitos secuenciales son llamados, algunas veces
mquinas de estados finitos.
Existen 5 tipos de mquinas de estado las cuales emplean una entrada de reloj
y estn sincronizados, esto significa que todos los flip flops usan la misma
seal de reloj. Cambian de estado solamente cuando ocurre un flanco de
disparo o un impulso en la seal de reloj. Ejemplos:

Maquina de Mealy o Tipo A

Maquina de Moore con

Decodificador de Salida o Tipo B

2. DEFINE LOS SIGUIENTES TERMINOS EMPLEADOS EN EL DISO DE

SISTEMAS SECUENCIALES: Autmata de Mealy, Autmata de Moore,
sistema sncrono, sistema asncrono, matriz de excitacin, matriz de
salida, tabla de funcionamiento, tabla de flujo, diagrama de flujo, tabla
de fases, diagrama de fusin, diagramas de estado.

Autmata de Mealy:

Una Mquina de Mealy (o Transductor de

estados finito) tambin es un autmata finito pero que genera una salida. Es
definido por una 6-tupla:

Donde:

: Es el conjunto finito de estados.

: Es el alfabeto de entrada.
: Es el alfabeto de salida.
: Un estado (elemento
computacin.

de

) distinguible en el cual inicia la

: Es la funcin de transicin
: Es la funcin de

salida.

Autmata de Moore: es similar a una de Mealy, salvo en que la

respuesta slo depende del estado actual de la mquina y es independiente de
la entrada. Precisamente, una mquina de Moore es una estructura de la
forma:

Donde:

1.- La semntica procedimental de la mquina de Moore es la siguiente:

Al inicio de cualquier computacin, la mquina se encuentra en el estado
q0. Posteriormente, cuando la mquina se encuentra en un estado qQ, y
recibe una literal de entrada e Ent, entonces transita al nuevo estado p =
tran (q, e) y emite el smbolo de salida s = res (p).

Sistemas sncrono y asncronos:

En los sistemas asncronos, las

salidas de los circuitos lgicos pueden cambiar de estado en cualquier
momento en que una o ms de las entradas cambie. En los sistemas sncronos
los tiempos exactos en que alguna salida puede cambiar de estado se

determinan por medio de una seal denominada reloj o clock. Esta seal de
reloj consiste en una serie de pulsos rectangulares o cuadrados como se
muestra en la figura:

3.

DEFINE EL
COMPONENTE
DIGITAL
DENOMINADO FLIP-FLOP; MUESTRA SU SIMBOLO, INDICANDO SUS
ENTRADAS Y SUS SALIDAS.

Todos
los circuitos digitales
utilizan datos binarios
para
funcionar
correctamente, los circuitos estn diseados para contar, sumar, separar, etc.
los datos segn nuestras necesidades, pero por el tipo de funcionamiento de
las compuertas digitales, los datos presentes en las salidas de las mismas,
cambian de acuerdo con sus entradas, y no hay manera debitarlo, si las
entradas cambian, las salidas lo harn tambin, entonces Cmo podemos
hacer para mantener un dato o serie de datos en un lugar hasta que los
necesitemos? La respuesta son las memorias, bsicamente son sistemas que
pueden almacenar uno o ms datos evitando que se pierdan, hasta que
nosotros lo consideremos necesario, es decir, pueden variar su contenido a
nuestra voluntad.El corazn de una memoria son los Flip Flops, este circuito es
una combinacin de compuertas lgicas, A diferencia de las caractersticas de
las compuertas solas, si se unen de cierta manera, estas pueden almacenar
datos que podemos
manipular con reglas
preestablecidas por el
circuito mismo.Esta es
la
representacin
general par un Flip Flop
(comnmente llamado
"FF")

Los FF pueden tener varias entradas, dependiendo del tipo de

las funciones internas que realice, y tiene dos salidas:

Las salidas de los FF slo pueden tener dos estados (binario) y siempre
tienen valores contrarios, como podemos ver en la siguiente tabla:

Las entradas de un FF obligan a las salidas a conmutar hacia uno u

otro estado o hacer "flip flop" (Trmino anglosajn), ms adelante explicaremos
cmo interactan las entradas con las salidas para lograr los efectos
caractersticos de cada FF.El FF tambin es conocido como:

"Registro Bsico" trmino utilizado para la forma ms sencilla de un FF.

"Multivibrador Biestable" trmino pocas veces utilizado para describir a
un FF.

4. PRESENTA UNA CLASIFICACION DE LOS MULTIVIBRADORES BIESTABLES

(FLIP-FLOP) CONSIDERANDO LOS CRITERIOS SIGUIENTES: a) segn use o
no, seal de sincronizacin (reloj), b) segn efectos originados por las
entradas de informacin, c) segn mecanismos de accionamiento
(activacin) del dispositivo. EN CADA CASO EXPLIQUE LOS DETALLES
CORRESPONDIENTES.

CIRCUITO FLIP-FLOP BSICO CON COMPUERTAS NOR:

Para analizar la operacin del circuito de la figura anterior se debe recordar que
la salida de una compuerta NOR es 0 si cualquier entrada es 1 y que la salida
es 1 solamente cuando todas las entradas sean 0. Como punto de partida
asmase que la entrada de puesta a uno (set) es 1 y que la entrada de puesta
a 0 (reset) sea 0. Como la compuerta 2 tiene una entrada de 1, su salida Q
debe ser 0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la
salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las
salidas permanecern iguales ya que la salida Q permanece como 1, dejando
una entrada de la compuerta 2 en 1. Esto causa que la salida Q permanezca
en 0 lo cual coloca ambas entradas de la compuerta nmero 1 en 0 y as la
salida Q es 1. De la misma manera es posible demostrar que un 1 en la entrada
de puesta a cero (reset) cambia la salida Q a 0 y Q a 1. Cuando la entrada de
puesta a cero cambia a 0, las salidas no cambian.

Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero

ambas salidas Q y Q van a 0. Esta condicin viola el hecho de que las salidas
Q y Q son complementos entre si. En operacin normal esta condicin debe
evitarse asegurndose que no se aplica un 1 a ambas entradas
simultneamente.
Un flip-flop tiene dos entradas tiles. Cuando Q=1 y Q=0 estar en el estado
de puesta a uno (o estado 1). Cuando Q=0 y Q=1 estar en el estado de
puesta a cero (o estado 0). Las salidas Q y Q son complementos entre si y se
les trata como salidas normales y de complemento respectivamente. El estado
binario de un flip-flop se toma como el valor de su salida normal.
Bajo operacin normal, ambas entradas permanecen en 0 a no ser que el
estado del flip-flop haya cambiado. La aplicacin de un 1 momentneo a la
entrada de puesta a uno causar que el flip-flop vaya a ese estado. La entrada
de puesta en uno debe volver a cero antes que se aplique un uno a la entrada
de puesta a cero. Un 1 momentneo aplicado a la entrada de puesta a cero
causar que el flip-flop vaya al estado de borrado (o puesta a cero). Cuando
ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a
uno o se aplica un 1 a la entrada de puesta a cero mientras que el flip-flop este
borrado, quedaran las salidas sin cambio. Cuando se aplica un 1 a ambas
entradas de puesta a uno y puesta a cero, ambas salidas irn a cero. Este
estado es indefinido y se evita normalmente. Si ambas salidas van a 0, el
estado del flip-flop es indeterminado y depende de aquella entrada que
permanezca por mayor tiempo en 1 antes de hacer la transicin a cero.

CIRCUITO FLIP-FLOP BSICO CON COMPUERTAS NAND:

El circuito bsico NAND de la figura anterior opera con ambas entradas
normalmente en 1 a no ser que el estado del flip-flop tenga que cambiarse. La
aplicacin de un 0 momentneo a la entrada de puesta a uno, causar que Q
vaya a 1 y Q vaya a 0, llevando el flip-flop al estado de puesta a uno. Despus
que la entrada de puesta a uno vuelva a 1, un 0 momentneo en la entrada de
puesta a cero causar la transicin al estado de borrado (clear). Cuando ambas
entradas vayan a 0, ambas salidas irn a 1; esta condicin se evita en la
operacin normal de un flip-flop.

Flip-Flop Activados por Nivel:

FLIP-FLOP RS:
Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para reloj). Tiene
una salida Q, y a veces tambin una salida complementada, la que se indica
con un circulo en la otra terminal de salida. Hay un pequeo tringulo en frente
de la letra C, para designar una entrada dinmica. El smbolo indicador
dinmico denota el echo de que el flip-flop responde a una transicin positiva
( de 0 a 1) de la seal de reloj.
Su unidad bsica (con compuertas NAND o NOR) se dibuja a continuacin que,
como acta por "niveles" de amplitud (0-1) recibe el nombre de Flip-Flop RS
activado por nivel (FF-RS-AN). Cuando no se especifica este detalle es del tipo

Flip-Flop RS maestro-esclavo
funcionamiento son
Q = S + q R*
RS=0

(FF-RS-ME).

Sus ecuaciones y

tabla

de

La operacin del flip-flop es como sigue. Si no hay una seal en la entrada del
reloj C, la salida del circuito no puede cambiar independientemente de cules
sean los valores de entrada de S y R. Slo cuando la seal de reloj cambia de 0
a 1 puede la salida afectarse de acuerdo con los valores de la entrada S y R. Si
S = 1 y R = 0 cuando C cambia de 0 a 1, la salida Q se inicia en 1. Si S = 0 y R
= 1 cuando C cambia de 0 a 1 la salida Q se reinicia o borra en 0. Si tanto S
como R son 0 durante la transicin de reloj, la salida no cambia. Cuando tanto
S como R son iguales a 1, la salida es impredecible y puede ser 0 o 1
dependiendo de los retrasos internos de tiempo que ocurran dentro del circuito.

FLIP-FLOP RS TEMPORIZADO:
El flip-flop bsico por si solo es un circuito secuencial asincrnico. Agregando
compuertas a las entradas de circuito bsico, puede hacerse que el flip-flop
responda a los niveles de entrada durante la ocurrencia del reloj. El flip-flop RS
temporizado mostrado en la siguiente figura consiste en un flip-flop bsico NOR
y dos compuertas NAND. Las salidas de las dos compuertas AND permanecen
en cero mientras el pulso del reloj (abreviado en ingls CP) sea 0,
independientemente de los valores de entrada S y R se permite llegar al flipflop bsico. El estado de puesta a uno se logra con S=1, R=0 y CP=1. Para
cambiar el estado de puesta a cero (o borrado) las entradas deben ser S=0,
R=1 y CP=1. Con S=1 y R=1, la ocurrencia de los pulsos de reloj causar que
ambas salidas vayan momentneamente a 0. Cuando quite el pulso, el estado
del flip-flop ser indeterminado, es decir, podra resultar cualquier estado,
dependiendo de si la entrada de puesta a uno o la de puesta a cero del flip-flop

bsico, permanezca el mayor tiempo, antes de la transicin a 0 al final del

pulso.

FLIP-FLOP RS TEMPORIZADO:
El smbolo grfico del flip-flop RS sincronizado se muestra en la figura anterior.
Tiene tres entradas: S, R y CP. La entrada CP no se describe dentro del recuadro
debido a que se reconoce fcilmente por un pequeo tringulo. El tringulo es
un smbolo para el indicador dinmico y denota el hecho que el flip-flop
responde a una transicin del reloj de entrada o flanco de subida de una seal
de un nivel bajo (o binario) a un nivel alto (1 binario). Las salidas del flip-flop se
marcan con Q y Q dentro del recuadro. Se le puede designar al flip-flop un
nombre de variable diferente aunque se escriba una Q dentro del recuadro. En
este caso la letra escogida para la variable del flip-flop se marca por fuera del
recuadro y a lo largo de la lnea de salida. El estado del flip-flop se determina
del valor de su salida normal Q. Si se desea obtener el complemento de salida
normal, no es necesario usar un inversor ya que el valor complementado se
obtiene directamente de la salida Q.
La tabla caracterstica del flip-flop se muestra en la figura antes presentada.
Esta tabla resume la operacin del flip-flop en forma de tabulado. Q es el
estado binario del flip-flop en un tiempo dado (refirindose al estado presente),
las columnas S y R dan los valores posibles de las entradas y Q(t + 1) es el
estado del flip-flop despus de la ocurrencia de un pulso de reloj (refirindose
al siguiente estado).
La ecuacin caracterstica de un flip-flop se deduce del mapa de la figura antes
mencionada. Esta ecuacin especifica el valor del siguiente estado como
una funcin del presente estado y de las entradas. La ecuacin caracterstica
de una expresin algebraica para la informacin binaria de la tabla
caracterstica. Los dos estados indeterminados se marcan con una X en el
mapa, ya que pueden resultar como 1 o como 0. Sin embargo la relacin SR=0
debe incluirse como parte de la ecuacin caracterstica para especificar que S y
R no pueden ser iguales a 1 simultneamente.

FLIP-FLOP JK:
Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condicin
indeterminada del tipo SR se define en el tipo JK. Las entradas J y K se
comportan como las entradas S y R para iniciar y reinicia el flip-flop,
respectivamente. Cuando las entradas J y K son ambas iguales a 1, una
transicin de reloj alterna las salidas del flip-flop a su estado complementario.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de
amplitud (0-1) recibe el nombre de Flip-Flop JK activado por nivel (FF-JK-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop JK maestro-esclavo
(FF-JK-ME). Su ecuacin y tabla de funcionamiento son
Q = J q* + K* q

Se da detalle de su confeccin lgica a partir del FF-RS-AN.

y si
simplificamos por ejemplo usando Veich-Karnaugh

R=Kq
S = J q*
resulta el circuito

FLIP-FLOP JK:

Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado

independiente del termino RS se define en el tipo JK. Las entradas J y K se
comportan como las entradas R y S para poner a uno o cero (set o reset) al flipflop (ntese que en el flip-flop JK la entrada J se usa para la entrada de puesta
a uno y la letra K para la entrada de puesta a cero). Cuando ambas entradas se
aplican a J y K simultneamente, el flip-flop cambia a su estado de
complemento, esto es, si Q=1 cambia a Q=0 y viceversa.
Un flip-flop sincronizado se muestra en la figura anterior. La salida Q se aplica
con K y CP a una compuerta AND de tal manera que el flip-flop se ponga a cero
(clear) durante un pulso de reloj solamente si Q fue 1 previamente. De manera
similar la salida Q se aplica a J y CP a una compuerta AND de tal manera que
el flip-flop se ponga a uno con un pulso de reloj, solamente si Q fue 1
previamente.

FLIP-FLOP JK TEMPORIZADO:
Como se muestra en la tabla caracterstica de la figura, el flip-flop JK se
comporta como un flip-flop RS excepto cuando J y K sean ambos 1. Cuando J y
K sean 1, el pulso de reloj se transmite a travs de una compuerta AND
solamente; aquella cuya entrada se conecta a la salida del flip-flop la cual es al
presente igual a 1. As, si Q=1, la salida de la compuerta AND superior se
convertir en 1 una vez que se aplique un pulso de reloj y el flip-flop se ponga
a cero. Si Q=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se
pone a uno. En cualquier caso, el estado de salida del flip-flop se complementa.
Las entradas en el smbolo grfico para el flip-flop JK deben marcarse con una J
(debajo de Q) y K (debajo de Q). La ecuacin caracterstica se da en la figura y
se deduce del mapa de la tabla caracterstica.
Ntese que debido a la conexin de retroalimentacin del flip-flop JK, la seal
CP que permanece en 1 (mientras que J=K=1) causar transiciones repetidas y
continuas de las salidas despus que las salidas hayan sido completadas. Para
evitar esta operacin indeseable, los pulsos de reloj deben de tener un tiempo
de duracin que es menor que la demora de propagacin a travs del flip-flop.
Esta es una restriccin, ya que la operacin del circuito depende del ancho de
los pulsos. Por esta razn los flip-flops JK nunca se construyen como se muestra
en la figura. La restriccin del ancho del pulso puede ser eliminada con un
maestro esclavo o una construccin activada por flanco de la manera discutida
en la siguiente seccin. El mismo razonamiento se aplica al flip-flop T
presentado a continuacin.

FLIP-FLOP T:
El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para
proporcionar una entrada nica designada por T. El flip-flop T, por lo tanto,
tiene slo dos condiciones. Cuando T = 0 ( J = K = 0) una transicin de reloj no
cambia el estado del flip-flop. Cuando T = 1 (J = K = 1) una transicin de reloj
complementa el estado del flip-flop.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de
amplitud (0-1) recibe el nombre de Flip-Flop T activado por nivel (FF-T-AN).

Cuando no se especifica este detalle es del tipo Flip-Flop T maestro-esclavo (FFT-ME). Su ecuacin y tabla de funcionamiento son
Q=Tq

A partir del FF-RS-AN puede disearse este FF-T-AN siguiendo los pasos
mostrados anteriormente, pero no tiene sentido ya que al ser activado por
nivel no tiene utilidad.

FLIP-FLOP D:
El flip-flop D (datos) es una ligera modificacin del flip-flop SR. Un flip-flop SR
se convierte a un flip-flop D insertando un inversor entre S y R y asignando el
smbolo D a la entrada nica. La entrada D se muestra durante la ocurrencia de
uan transicin de reloj de 0 a 1. Si D = 1, la salida del flip-flop va al estado 1,
pero si D = 0, la salida del flip-flop va a el estado 0.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de
amplitud (0-1) recibe el nombre de Flip-Flop D activado por nivel (FF-D-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop D maestro-esclavo
(FF-D-ME) comnmente denominado tambin Cerrojo Latch. Su ecuacin y
tabla de funcionamiento son Q = D

A partir del FFRS-AN

puede
disearse este FF-D-AN siguiendo los pasos mostrados anteriormente, pero no

tiene sentido ya que al ser activado por nivel no tiene utilidad.

FLIP-FLOP D:
El flip-flop D mostrado en la figura anterior es una modificacin del flip-flop RS
sincronizado. Las compuertas NAND 1 y 2 forman el flip-flop bsico y las
compuertas 3 y 4 las modifican para conformar el flip-flop RS sincronizado. La
entrada D va directamente a la entrada S y su complemento se aplica a la
entrada R a travs de la compuerta 5. Mientras que el pulso de reloj de entrada
sea un 0, las compuertas 3 y 4 tienen un 1 en sus salidas, independientemente
del valor de las otras entradas. Esto est de acuerdo a los requisitos de que las
dos entradas del flip-flop bsico NAND permanezcan inicialmente en el nivel de
1. La entrada D se comprueba durante la ocurrencia del pulso de reloj. Si es 1,
la salida de la compuerta 3 va a 0, cambiando el flip-flop al estado de puesta a
uno (a no ser que ya est en ese estado). Si en 0, la salida de la compuerta 4
va a 0, cambiando el flip-flop al estado de borrado.

FLIP-FLOP D TEMPORIZADO:
El flip-flop tipo D recibe su nombre por la habilidad de transmitir "datos" a un
flip-flop. Es bsicamente un flip-flop RS con un inversor en la entrada R. el
inversor agregado reduce el nmero de entradas de dos a uno. Este tipo de
flip-flop se llama algunas veces bloqueador D con compuertas o flip-flop de
bloqueo. La entrada CP se le da a menudo la designacin variable G (de gate)
para indicar que esta entrada esta habilita el flip-flop de bloqueo para hacer
posible que los datos entren al mismo.

El smbolo para el flip-flop D sincronizado se muestra en la figura. La tabla

caracterstica se lista en la parte (c) y la ecuacin caracterstica se lista en la
parte (d). la ecuacin caracterstica muestra que el siguiente estado del flipflop es igual a la entrada D y es independiente del valor del presente estado.

FLIP-FLOP MAESTRO-ESCLAVO:
Todos los cuatro FF-AN pueden implementarse siguiendo las rdenes de un FFD-AN a su entrada como muestra el dibujo esquemtico. El FF-D hace de puerta
(Cerrojo). Cada pulso en el clock har que la seal entre al sistema (como
salida del FF-D-AN) y salga la misma a la salida final respetando la tabla de
verdad del FF esclavo. As, si el esclavo es un FF-X-AN, todo el conjunto se
comporta como un FF-X-ME aqu X puede ser un FF o bien tambin un
sistema secuencial complejo.

5.

DEFINA EN
DETALLE
UN CIRCUITO CERROJO (latch). EXPLIQUE SUS DIFERENTES TIPOS: SR,
biestable, transparente, direccionable y de modo mltiple; indicando sus
diagramas de conexin, diagrama lgico y tabla de funcionamiento.

FLIP-FLOP SR
ASINCRONO
(puertas NO-O)
a) Dibujar el circuito y determinar cul es el sistema de salida

b) Tabla de funcionamiento

ENTRADAS
TIEMPO t
INFORMAC
IN
MEMORIA
Qt
S
0
0
0
0
1
1
1
1

R
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

SALIDAS
TIEMPO t+1
INFORMACIN
TEORICO
PRACTICO
Qt +1
Qt +1
Qt +1
Qt +1
0
1
0
0
1
1
?
?

1
0
1
1
0
0
?
?

0
1
0
0
1
1
?
?

1
0
1
1
0
0
?
?

c) Ecuacin de salida:

Qt +1=SR+S R +S R
Qt +1=SR+S R=R ( S+ S )=R
d) Con que niveles de voltaje se activan las entradas del FF?
Se activan desde 5v hasta 10 voltios segn su datasheett adjuntado al ltimo
del informe.
FLIP-FLOP TIPO SR ASINCRONO (puertas NO-Y)

a) Dibujar el circuito y determinar cul es el sistema de salida

b) Tabla de funcionamiento

ENTRADAS
TIEMPO t
INFORMAC
IN
MEMORIA
Qt
S
0
0
0
0
1
1
1
1

R
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

SALIDAS
TIEMPO t+1
INFORMACIN
TEORICO
PRACTICO
Qt +1
Qt +1
Qt +1
Qt +1
?
?
1
1
0
0
0
1

?
?
0
0
1
1
1
0

?
?
1
1
0
0
0
1

c) Ecuacin de salida:

Qt +1=S R+S R +SR

Qt +1=S R+SR=R ( S + S )=R
d) Con que niveles de voltaje se activan las entradas del FF?

?
?
0
0
1
1
1
0

Se activan desde 5v hasta 10 voltios segn su datasheett adjuntado al ltimo

del informe.

BIBLIOGRAFIA:
http://es.wikipedia.org/wiki/Sistema_secuencial
http://www.areaelectronica.com/circuitos-basicos/multivibrador-biestable.html
http://es.wikipedia.org/wiki/Biestable
www.oocities.org/mx/andresmopa/MEALY_Y_MOORE.doc

http://ocw.usal.es/eduCommons/ensenanzastecnicas/electronica/contenido/electronica/Tema10_SistemSecuencial.pdf
http://www.dte.us.es/docencia/etsii/ii/fc/doc/aula/FCT6
http://www.monografias.com/trabajos96/introduccion-flip-flop/introduccion-flipflop.shtml#introducca
http://www.monografias.com/trabajos14/flipflop/flipflop.shtml#GENER