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Universit Virtuelle de Tunis

CIRCUITS LOGIQUES COMBINATOIRES


Chap-V: circuits arithmtiques

CIRCUITS LOGIQUES
COMBINATOIRES
Circuits arithmtiques

TRABELSI Hichem

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CIRCUITS LOGIQUES COMBINATOIRES

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Chap-V: Circuits arithmtiques

CIRCUITS ARITHMETIQUES

Objectif du chapitre
Le prsent chapitre commence par ltude des additionneurs complets afin de les utiliser

par la suite pour la ralisation des additionneurs binaires parallles plusieurs bits.
Nous expliquons ensuite la diffrence entre les additionneurs propagation de retenue
et anticipation de retenue. Nous enchanons par ltude des soustracteurs qui sont
obtenus partir dadditionneurs en utilisant la notion de complment 2. Nous
terminons ce chapitre par ltude des multiplieurs et des units arithmtiques et
logiques.

Additionneur
Demi-additionneur
Cest un circuit qui fournit la somme modulo 2 et la retenue de deux chiffres binaires. Appelons
Ai, Bi les deux variables dentre reprsentant les bits additionner, Si la somme et Ri la retenue
(C : appele "carry" en anglais).
La table de vrit du demi additionneur est la suivante :
Ai
0
0
1
1

Bi
0
1
0
1

Si
0
1
1
0

Ri
0
0
0
1

Table de vrit d'un demi-additionneur


On dduit alors les expressions logiques de Si et de Ri.

Si = Ai .Bi + Ai .Bi = Ai Bi
Ri = Ai Bi

Le circuit logique du demi-additionneur est donn par lapplet.


Le demi-additionneur ne peut faire que laddition des deux chiffres de plus faible poids,
puisquil ne peut pas prendre en compte la retenue qui provient dune addition prcdente. Pour
rsoudre cette difficult on utilise un circuit trois entres: c'est ladditionneur complet (A.C).

Additionneur complet (A.C)


Cest un circuit qui fournit la somme et la retenue de deux chiffres binaires et de la retenue du
rang prcdent.
Pour cela ladditionneur complet est un circuit trois entres Ai, Bi et Ri-1 (report prcdent)
et possdant toujours deux sorties somme Si et retenue Ri.
La table de vrit de ladditionneur complet est donne par le tableau suivant :

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Chap-V: Circuits arithmtiques

Ai
0
0
0
0
1
1
1
1

Bi
0
0
1
1
0
0
1
1

Ri-1
0
1
0
1
0
1
0
1

Si
0
1
1
0
1
0
0
1

Ri
0
0
0
1
0
1
1
1

Table de vrit d'un additionneur complet


-

Lexpression de la somme Si est alors:


S i = A i .B i .R i 1 + A i .B i .R i 1 + A i .B i .R i 1 + A i .B i .R i 1
= A i ( B i R i 1 + B i R i 1 ) + A i ( B i R i 1 + B i R i 1 )

= A i .( B i R i 1 ) + A i .( B i R i 1 ) = A i B i R i 1

Lexpression de la retenue Ri est:


R i = A i .B i . R i 1 + A i . B i .R i 1 + A i .B i . R i 1 + A i .B i .R i 1

= A i .B i + A i .B i .R i 1 + A i .B i = ( A i B i ).R i 1 + A i .B i

Ce qui conduit au schma donn par lapplet.

Additionneur parallle retenue propage


A partir des additionneurs complets (A.C), il est facile d'effectuer l'addition de deux nombres
binaires N bits. Cette addition est ralise par la mise en cascade de N additionneurs complets,
comme le montre le montage de la figure ci-dessous, Il s'agit d'un additionneur parallle, parce
qu'on additionne toutes les colonnes en mme temps.
+

RN-1 RN-2 .. R1 R0
AN-1 .. A2 A1 A0
BN-1 .. B2 B1 B0
SN SN-1 .. S2 S1 S0

A0
B0

Ri-1
Si
Ai (A.C)
Ri
Bi

A1
B1

Ri-1
Si
Ai (A.C)
Ri
Bi

A2
B2

Ri-1
Si
Ai (A.C)
Ri
Bi

AN-1
BN-1

Ri-1
Si
Ai (A.C)
Ri
Bi

S0
R0

S1
R1

S2
R2

SN-1
RN-1

Additionneur parallle de deux nombres binaires N bits


Lapplet suivant donne un exemple daddition de deux nombres binaires 4 bits.

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Chap-V: Circuits arithmtiques

Additionneur retenue anticipe


Les additionneurs parallles tudis prcdemment appels aussi additionneurs retenue
propage, prsentent un inconvnient li la limitation de leur rapidit d'excution des
oprations. Cette limitation est due un phnomne appel propagation du report, illustre par
l'addition suivante de deux nombres binaires 4 bits, effectue partir de quatre additionneur
complets :
R3

R2

R1

R0

R-1

A3
B3

A2
B2

A1
B1

A0
B0

S4

S3

S2

S1

S0

La sortie S4 de l'additionneur complet (A.C)4 est fonction des retenues prcdentes et en


particulier de R0, qui se propage travers les quatre (A.C) avant darriver S4. Il y a donc un
retard qui dpend de la vitesse de propagation des (A.C). Par exemple si chaque (A.C) prsente
un retard de propagation de 50 ns, le rsultat final ne s'affichera que 200 ns aprs lapplication
des deux nombres additionner.
De toute vidence cette situation empire si on veut additionner des nombres plusieurs bits.
Heureusement, les concepteurs de C.I ont trouv des solutions qui rduisent ce retard en
utilisant l'additionneur retenue anticipe (Look-Ahead Carry: L.A.C). Dans ce dispositif toutes
les retenues sont calcules en parallle, partir des donnes, sans mme calculer les sommes
partielles.
Pour expliquer le principe de l'additionneur retenue anticipe, revenons l'expression de la
retenue de l'additionneur complet:
R i = ( Ai B i ).R i 1 + Ai .B i

Pour viter des temps de calcul cumulatifs, il ne faut pas attendre un rsultat de calcul de la
retenue prcdente pour effectuer le calcul de la retenue suivante. Pour cela il faut
systmatiquement recalculer chaque terme de l'expression ci-dessus de la faon suivante:

On dfinit la variable gnration :


Gi = Ai.Bi

Quand Ai = Bi = 1 Gi = 1, (Ri=1) une retenue propre la colonne i sera gnre


indpendamment des colonnes prcdentes.
On dfinit la variable de propagation :
Pi = AiBi
Quand Ai ou bien Bi vaut 1 Pi = 1, (Ri = Ri-1) on dit que la retenue de la colonne i-1 est
propage .
L'expression de Ri peut scrire de la faon suivante:
Ri = Gi + Pi.Ri-1
Cette expression montre que la colonne i fournit une retenue si elle en gnre une ou qu'elle
propage celle de la colonne prcdente.
On en dduit aisment les expressions des retenues de chaque colonne en fonction des termes
de gnration et de propagation:
R0 = G0 + R-1.P0
R1 = G1 + R0.P1 = G1 + G0.P1 + R-1.P0.P1
R2 = G2 + R1.P2 = G2 + G1.P2 + G0.P1.P2 + R-1.P0.P1.P2

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Chap-V: Circuits arithmtiques

R3 = G3 + R2.P3 = G3 + G2.P3 + G1.P2.P3 + G0.P1.P2.P3 + R-1.P0.P1.P2.P3


G
P
On voit ainsi que chacune des retenues ne dpend que des nombres additionner par
l'intermdiaire des fonctions Gi et Pi et de la retenue rentrante R-1.
Une fois calcules les expressions des retenues, on calculera l'expression des sommes
partielles Si en fonction de Gi et Pi:
Si = Ai Bi Ri-1 = Pi Ri-1

avec Ri-1 est fonction de Gi et Pi

On note bien que les temps de calcul des retenues sont gaux la somme des temps de transit
dans une porte ET et une porte OU en cascade. Cela montre l'augmentation de la rapidit
d'excution des oprations, d'o l'intrt des additionneurs retenues anticipes. Toute fois cette
rapidit s'accompagne d'une augmentation sensible de la complexit du circuit interne des
additionneurs. Une telle complexit n'est plus un problme avec l'volution de la technologie
intgre.
De nombreux additionneurs sous forme intgre exploitent la technique de l'anticipation du
report afin de rduire le temps de retard de propagation.
La structure d'un additionneur retenue anticipe est donne par la figure ci-dessous :
B3 A3

B2 A2

B1 A1

B0 A0
Calcul des
Pi et Gi

P3
G3 G2 P3

G3

P2

P2
G0 P2 P3 P1 R-1
G1 P3 P3 P1 P2 P0

G2

P1

P2 P0
P1
G2 G1 P2 G0 P2 P1 R-1

G1

P0

G0

G1 P1 G0 P1 P0 R-1

G0 P0 R-1
Calcul des
restes Ri

R3
B3 A3

R2
B2 A2

R1
B1 A1

R0
B0 A0
R-1

R4

S3

S2

S1

Calcul des
sommes Si

S0

Structure d'un additionneur retenue anticipe


Cette structure d'additionneur retenue anticipe est celle qui est adopte pour la ralisation
des circuits intgrs (on ne fabrique plus les additionneurs retenues propages). Parmi les
additionneurs les plus courant le C.I 7483.
Il existe d'autres circuits intgrs qui ne calculent que les retenues Ri en fonction de Gi et Pi et
les deux termes de gnration G et propagation P, c'est le cas du gnrateur de retenue anticipe
(Look-Ahead Carry: L.A.C) 74182. C'est un circuit trs utile car il sert anticiper la cration du
report, surtout quand on lutilise avec l'unit arithmtique et logique, qui fera l'objet de la fin de
ce chapitre.

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Additionneur B.C.D
Avant dtudier ce type dadditionneur, voyons les tapes suivre pour additionner en code
B.C.D.
- Additionner les reprsentations codes BCD pour chaque rang du chiffre dcimal.
- Pour les rangs du nombre dont la somme est infrieure 9, la rponse est dj une
reprsentation B.C.D, aucune correction nest ncessaire.
- Quand la somme dpasse 9, il faut faire une correction en additionnant 6 (0110), ceci pour
effet de gnrer un report ramen au rang suprieur.
Exemple :
889
+376
1265

en B.C.D

report

1
1000
0011
1100
0110
0010

1
1000
0111
0000
0110
0110

1001
0110
1111
0110 terme de correction
0101

Un additionneur BCD doit pouvoir matrialiser les tapes prcdentes.


En gnral, quand deux reprsentations codes B.C.D A3A2A1A0 et B3B2B1B0 sont
appliques un additionneur parallle 4 bits, il ralise lopration suivante :
A3 A2 A1 A0
+ B3 B2 B1 B0
S4 S 3 S 2 S 1 S 0
En B.C.D, il existe six combinaisons interdites appeles pseudo-ttrades qui sont 1010, 1011,
1100, 1101, 1110 et 1111. Chaque fois que le rsultat est une pseudo-ttrade ou suprieur 15
(S4 = 1), il faut faire la correction en ajoutant 6 (0110). Pour cela il faut dtecter ces pseudottrades ainsi que la mise 1 de la retenue dordre le plus lev S4 pour effectuer cette
correction.
Le diagramme de Karnaugh suivant nous montre comment on peut effectuer cette opration.
S 1 .S 0

S 1 .S 0

S 1 . .S 0

S 1 .S 0

0
0

0
0

0
0

0
0

1
0

1
0

1
1

1
1

S 3 .S 2
S 3 .S 2

S 3 .S 2
S 3 .S 2

On dfinit une variable logique P qui indique la prsence dune pseudo-ttrade.


Lexpression de P se dduit du diagramme de Karnaugh (qui indique les six pseudo-ttrades
en caractre gras) par la relation suivante :
P = S2.S3 + S1.S3
Comme la correction doit se faire en prsence dune pseudo-ttrade ou en prsence de S4, on
dfinit alors le terme X par la relation suivante :
X = S4 + S2.S3 + S1.S3
Quand X = 1, il faut additionner la correction (0110).

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La figure ci-dessous montre le circuit de ladditionneur B.C.D. Il est compos de deux


additionneurs 7483 et de quelques portes logiques qui produisent le terme de correction X.
Y3 Y2 Y1 Y0

B3 B2 B1 B0
C4

X3 X2 X1 X0

A3 A2 A1 A0
7483
C0

Report venant du
digit infrieur

S3 S2 S1 S0

Report vers le
digit suprieur
X

B3 B2 B1 B0

A3 A2 A1 A0
7483
C0
S3 S2 S1 S0

S3 S2 S1 S0

Additionneur B.C.D
Il est possible de raccorder plusieurs additionneurs B.C.D en cascade pour additionner des
nombres N bits.
La figure suivante illustre laddition de deux nombres B.C.D huit digits.
B7 B6 B5 B4

A7 A6 A5 A4

Additionneur B.C.D

S7

S6

S5

S4

B3 B2 B1 B0

Report
C0

A3 A2 A1 A0

Additionneur B.C.D

S3

S2

S1

C0

S0

Mise en cascade de deux additionneur B.C.D

Soustracteur
La soustraction se rsume une opration daddition, si on exprime les nombres ngatifs selon
la notation en complment 2 (voir chapitre-I).

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Chap-V: Circuits arithmtiques

Soit soustraire les deux nombres binaires 4 bits suivants:


A3 A2 A1 A0
+ B 3 B 2 B1 B 0
1
D4 D3 D2 D1 D0
Pour effectuer cette soustraction en utilisant l'additionneur complet, il faut tout d'abord
effectuer le complment 2 de B3B2B1B0, pour cela on prend le complment 1 l'aide des N
inverseurs et on ajoute ensuite 1 au bit de poids le plus faible, le rsultat de la soustraction
apparatra sur les sorties de l'additionneur, en code exact ou en complment 2 selon le bit de
signe D3 (M.S.B). La retenue D4 reprsente n'est pas significative.
La figure ci-dessous montre comment un additionneur peut servir comme soustracteur.
B3 B2 B1 B0
A3 A2 A1 A0

Report non
significatif

C4 Addidionneur 4 bits C0

D3

D2

D1

5V

D0

Soustracteur l'aide d'additionneur


Si veut effectuer lopration daddition ou de la soustraction selon qu'on utilise B comme
nombre positif ou ngatif (complment 2). On peut voir la figure ci-dessous un circuit qui
sert la fois comme additionneur et soustracteur de deux nombres binaires 4 bits.
A3 A2 A1 A0

+/-

B3 B2 B1 B0
S4

S3 S2 S1 S0

A0

C0

B0
A1
B1

S0
additionneur

S1

A2
S2

B2
A3

S3

B3
C4
ADD = 0

S4

SUB = 1

Additionneur-soustracteur de 2 nombres binaires 4 bits

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Chap-V: Circuits arithmtiques

Des portes XOR ont t rajoutes aux entres Bi de chaque additionneur comme inverseurs
commands par un signal de commande ( ADD = 0 en addition et SUB = 1 en soustraction).
- Quand ADD = 0, les entres Bi ne sont pas inverses et C0 = 0, le circuit fonctionne alors
comme un additionneur.
- Quand Sub = 1, les entres Bi sont inverses et C0 = 1, alors le nombre B est complment 2,
par consquent le circuit fonctionnera comme soustracteur.
Quand on effectue une opration de soustraction, le report C4 est mis 0 par la porte ET, car il
n'est pas un chiffre significatif.
Lapplet suivant donne un exemple daddition ou bien de soustraction de deux nombres binaires
4 bits.

Multiplieur
Le processus de la multiplication est illustr par un exemple de multiplication de deux nombres
binaires 4 bits suivant :

3
5

P7

15
a3b2
2
5 24
a3b3 a2b3
34 33
P6

a3 a2
b3 b2
a3b0 a2b0
a3b1 a2b1 a1b1
14 13 12
a2b2 a1b2 a0b2
32 22 12
a1b3 a0b3
32 13

P5

P4

P3

P2

a1 a0
b1 b0
a1b0 a0b0
a0b1
11

Multiplicande
Multiplicateur
1er produit partiel
2me produit partiel + dcalage
Somme partielle

3me produit partiel + dcalage


Somme partielle

4me produit partiel + dcalage


Somme partielle

P1

P0

Produit

La multiplication de deux nombres binaires 4 bits est effectue par un multiplieur parallle
utilisant des additionneur complets (A.C) selon le schma cellulaire de la figure ci-dessous.
a3b0

A.C

A.C

A.C

P7

a3b2

P6

a3b3

A.C

P5

A.C

a2b2

a2b3

A.C

P4

A.C

a2b1

a3b1

a2b0

A.C

A.C

P3

a1b1

A.C

a0b1

a1b2

A.C

a0b2

a1b3

A.C

a1b0 a0b0

a0b3

P2

P1

P0

Multiplieur parallle 4x4 bits base dadditionneurs complets

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Chap-V: Circuits arithmtiques

Si on veut raliser ce multiplieur partir dadditionneurs intgrs 7483, on obtient le


montage de la figure ci-dessous.
a3b1 a2b1 a1b1 a0b1

a3b0 a2b0 a1b0 a0b0

B3 B2 B1 B0 A3 A2 A1 A0
C0
C4 ADDITIONNEUR 7483
S0
S 3 S2 S1
a3b2 a2b2 a1b2 a0b2
B3 B2 B1 B0 A3 A2 A1 A0
C0
C4 ADDITIONNEUR 7483
S3 S2 S1
S0
a3b3 a2b3 a1b3 a0b3
B3 B2 B1 B0 A3 A2 A1 A0
C4 ADDITIONNEUR 7483
C0
S3 S2 S1 S0

P7

P6 P5 P4 P3

P2

P1

P0

Multiplieur parallle 4x4 bits base dadditionneurs 7483

Unit arithmtique et logique (U.A.L) :74181


Cest un circuit intgr capable deffectuer des oprations logiques ou arithmtiques sur des
mots de 4 bits. Il dispose de :
- Huit entres relatives aux deux nombres binaires traiter A = A3A2A1A0 et B = B3B2B1B0.
- Une entre de retenue Cn.
- Cinq entres de slections S3S2S1S0 compltes par une entre M.
Si M =1, lU.A.L effectue une opration logique selon le code de slection.
Si M =0, lU.A.L effectue une opration arithmtique selon le code de slection.
- Quatre sortie F = F3F2F1F0, pour afficher le rsultat de sortie.
- Une sortie de la retenue Cn+4.
- LU.A.L comprend un comparateur qui met la sortie A=B 1, chaque fois que les entres A et
B sont gales et cela indpendamment du rsultat F.
- Deux sorties relatives aux termes de propagation P (ou X) et de gnration G (ou Y).
Daprs le schma interne du 74181 donn ci-dessous, on peut dduire les expressions
logiques suivantes :

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Chap-V: Circuits arithmtiques

Fi = X i Yi C i 1 pour i=0,1,2,3

X i = Ai .Bi .S 3 + Ai .B i .S 2 Xi dpend de Ai, Bi et uniquement de S3, S2.


Yi = B i .S 1 + Bi .S 0 + Ai

Yi dpend de Ai, Bi et uniquement de S1, S0.

C 1 = M .C n
C 0 = M .(Y0 + X 0 .C n )
C1 = M .(Y1 + Y0 .X 1 + X 1 .X 0 .C n )
C 2 = M .(Y2 + Y1 .X 2 + Y0 .X 2 .X 1 + X 2 .X 1 .X 0 .C n )
a- En mode logique : M=1, on a :
Ci-1=1, quelle que soit la valeur de i.

Fi = X i Yi 1 = X i Yi = X i .Yi + X i .Y i
En remplaant Xi et Yi par leurs expressions, donnes ci-dessus, on obtient pour chaque code
S3 S2 S1 S0 une expression logique Fi. On rsume dans le tableau ci-dessous les diffrents cas
possibles.
b- En mode arithmtique : M=0, on a :
Fi = X i Yi C i 1

Les termes Ci-1 peuvent avoir deux expressions possibles selon que C n =0 (sans retenue) ou
C n =1 (avec retenue).
On rsume dans le tableau ci-dessous les diffrents fonctions ralises par le 74181, pour des
oprandes actifs au niveau haut.

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Cn A3 A2 A1 A0
M
S3
S2
S1
S0

X
U.A.L : 74181
Y

F 3 F2 F1 F0

Slection

B3 B2 B1 B0

Fonctions
logiques
(M = 1)

A=B

Cn+4

Fonctions arithmtiques (M = 0)

F=A

Cn=1
(sans retenue)
F=A

F = A+ B

F = A+B

F = (A+B) plus 1

1 1

F = A.B
F=0

F = A+ B
F= Moins 1
(complment 2)

F = (A+ B ) plus 1
F=0

0 0

F = A.B

F = A plus A. B

F = A plus A. B plus1

F=B
F = A B

F = (A+B)plus A. B
F = A moins B moins 1

F = (A+B) plus A. B plus 1


F = A moins B

F = A. B

F = A+ B

F = A. B moins 1
F = A plus A.B

F = A. B
F = A plus A.B plus 1

F = A plus B

F = A plus B plus 1

F = A B
F=B

F = A.B

F=1

F = A plus A

F = A plus A plus 1

F = (A+B) plus A plus 1

F = A+ B
F = A+B

F = (A+B) plus A

F=A

F = (A+ B ) plus A
F = A moins 1

F = (A+ B ) plus A plus 1


F=A

S3 S2 S1 S0

F = (A+ B ) plus A.B


F = A.B moins 1

Cn=0
(avec retenue)
F = A plus 1

F = (A+ B ) plus A.B plus 1


F = A.B

Fonctions ralises par 74181 pour des oprandes actifs


au niveau haut

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Chap-V: Circuits arithmtiques

Pour des oprandes actifs au niveau bas, on a le tableau suivant.


Cn A3 A2 A1 A0
M
S3
S2
S1
S0

P
U.A.L : 74181
G

F 3 F2 F1 F0

Slection

B3 B2 B1 B0

Fonctions
logiques
(M = 1)

A=B

Cn+4

Fonctions arithmtiques (M = 0)

F=A

Cn=0
(sans retenue)
F = A moins 1

F = A.B

F = A.B moins 1

F = A.B

1 1

F= A+ B
F=1

F = A. B moins 1
F = Moins 1
(complment 2)

F = A. B
F=0

0 0

F= A+ B

F = A plus (A+ B )

F = A plus (A+ B ) plus 1

F=B

F = A.B plus (A+ B )

F = A B

F = A moins B moins 1

F = A.B plus (A+ B ) plus


1
F = A moins B

F = A+ B

F = (A+ B ) plus 1
F = A plus (A+B) plus 1

F = A plus B

F = A plus B plus 1

F = A.B
F = A B
F=B

F = A+ B
F = A plus (A+B)

F = A+B

F = A. B plus (A+B)
F = A+B

F = A. B plus (A+B) plus1


F = (A+B) plus 1

F=0

F=A

F = A plus A plus 1

F = A.B plus A plus 1

F = A. B
F = A.B

F = A.B plus A

F=A

F = A. B plus A
F=A

F = A B plus A plus 1
F = A plus 1

S3 S2 S1 S0

Cn=1
(avec retenue)
F=A

Fonctions ralises par 74181 pour des oprandes actifs


au niveau bas

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TRABELSI Hichem

Universit Virtuelle de Tunis

CIRCUITS LOGIQUES COMBINATOIRES

_____________________________________________________________________________________________________________________________________________

Chap-V: Circuits arithmtiques

S3
S2
S1
S0

G ou Y
X3

B3
ou
B3

Y3

P ou X

A3
ou
A3

F3
ou
F3

X2
B2
ou
B2

C2
Y2

A2
ou
A2

F2
ou
F2

X1
B1
ou
B1

C1
Y1
F1
ou
F1

A1
ou
A1
X0
B0
ou
B0
A0
ou
A0

CN+4
ou
CN+4

C0

F0
ou
F0

Y0
C-1
M

CN ou CN

Schma interne de lUAL 74181

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