ROTEIRO DE EXPERINCIA

(Laboratrio de Sistemas Digitais)

EXPERINCIA No: 10
TTULO DO EXPERIMENTO:
Contadores Assncronos e Sncronos

2014

Sumri
o

1. Objetivos Gerais
.......................................................................................................
...........
3
2. Material Necessrio
.......................................................................................................
.....
3
3. Montagem
.......................................................................................................
...................
3
4. Fundamentos Tericos
.......................................................................................................
.
5
5. Andamento das atividades
..................................................................................................
8
6. Problemas Complementares
............................................................................................. 11

IESAM Engenharia de Controle e Automao Sistemas Digitais Prof.

MSc. Edson S. C. Silva

2/11

1. Objetivos Gerais
Ao trmino destas atividades o aluno dever ser capaz de:
- Determinar a frequncia do sinal de clock na sada de cada
flip-flop que compe um
contador assncrono.
- Diferenciar contadores assncronos de sncronos.
- Calcular a quantidade de flip-flops necessria para executar
determinada contagem.
- Projetar contadores assncronos e sncronos, crescentes e
decrescentes.
2. Material Necessrio
- 01 (um) CI 7400 (quatro portas NAND)
- 01 (um) CI 7476 (dois flip-flop JK com preset e clear)
- 01 (um) CI 74153 (dois MUXs de quatro canais com entradas enable)
- 01 (um) kit de eletrnica digital composto de matriz de
contatos, gerador de pulsos (clock) e fonte de tenso de 5 V.
- 01 (um) multmetro.
- 01 (um) osciloscpio digital de dois canais.
- fios coloridos para conexo.
3. Montagem
3.1 Utilize um CI 7476 (Fig. 1) para executar a montagem do contador
apresentado na Fig. 2. As sadas QB (MSB) e QA (LSB) devem ser ligadas em
LEDs para exibio da contagem.

Fig. 1 Disposio dos pinos do CI 7476 (duplo flip-flop JK com

preset e clear).

Fig. 2 Montagem de um contador assncrono crescente de mdulo 4.

3.2 Identifique na montagem anterior o fio que conecta QA a CLKB, retire a

extremidade desse fio conectada em QA (pino 15) e conecte em Q A
(pino 14) para obter o contador apresentado na Fig. 3 abaixo.

Fig. 3 Montagem de um contador assncrono decrescente de mdulo 4.

3.3 Utilize um CI 74153 (Fig. 4) para funcionar como um MUX de dois canais
(Fig. 5) e conecte entre os dois flip-flops do CI 7476 um MUX de dois
canais para obter um contador crescente/decrescente como apresentado na
Fig. 6.

Fig. 4 Disposio dos pinos do CI 74153 (duplo MUX de

quatro canais).

Fig. 5 Utilizando o CI 74153 como um MUX de

dois canais.

Fig. 6 Contador assncrono crescente (A0 = 0) / decrescente (A0 =

1) de mdulo 4.

3.4 Retornando ao circuito da Fig. 1, ligue as sadas QB e QA s entradas de

uma porta NAND e
a sada desta porta s duas entradas assncronas CLR que agora devem
estar desconectadas do
nvel alto (Vcc), como apresentado na Fig. 6.

Fig. 7 Contador assncrono crescente de mdulo 3 que utiliza porta NAND

para acionar o clear.

4.
Fundamentos
Tericos
Os flip-flops so elementos de memria que constituem os
contadores (tipo de circuito sequencial). Neste experimento so utilizados
flip-flops JK sensveis borda de descida do clock e com entradas preset e
clear. A tabela verdade do flip-flop JK utilizado apresentada na Fig. 7.
PRE
1
0

CLR
0
1

CLK
X
X

J
X
X
0
0
1

K
X
X
0
1
0

Q
0
1
Q0
0
1

Fig. 8 Tabela verdade do flip-flop JK com preset e clear.

No circuito da Fig. 1 temos JA = KA = PRE A = CLR A = 1, assim,

observando a ltima linha da tabela verdade do flip-flop JK (Fig. 8), o
estado do flip-flop A invertido sempre que o sinal de clock
aplicado em CLKA vai do nvel alto para o nvel baixo (borda de descida do
clock). Ainda
nesse mesmo circuito, temos JB = KB = PRE B = CLR B = 1 e, assim, o
estado do flip-flop B invertido sempre que o sinal de clock aplicado em
CLKB vai do nvel alto para o nvel baixo. Observe que os sinais
de
clock aplicados ao primeiro e segundo flip-flops do circuito da Fig.
1 so diferentes, isto caracteriza um contador como sendo assncrono.
O circuito da Fig. 1 exibe nos LEDs conectados s sadas QB (MSB) e
QA (LSB) a seguinte sequencia: QBQA = 00, QBQA = 01, QBQA = 10 e QBQA =
11, que corresponde contagem de 0 a 3 em decimal, isto , um contador
assncrono de mdulo 4.
A contagem executada pelo circuito da Fig. 1 pode ser ampliada
atravs da insero de
mais flip-flops em srie (J = K = PRE = CLR = 1) sempre ligando a entrada
CLK do flip-flop
inserido sada Q do flip-flop
anterior.
n
Ao utilizarmos n flip-flops em srie, temos a contagem de 0 a 2 1
em decimal, isto ,
um contador assncrono
crescente
n
de mdulo 2 .
Ao trocar as (n 1) conexes entre Q e CLK por (n 1) conexes entre
Q e CLK, obtm-
se um contador assncrono decrescente
n
de mdulo 2 .
Para abreviar a contagem de um determinado contador crescente
n
de mdulo 2
necessrio aplicar uma lgica combinacional entre as sadas Qn-1Qn-
2...Q1Q0 do contador e s
entradas
CLR
dos
flip-flops.
Problema Exemplo 1 (PE1): Projete um contador assncrono, utilizando flip-
flops JK, que receba um sinal de clock de 1 Hz e reproduza a
contagem crescente de 0 a 59, em decimal, assim como um relgio
digital o faz para os segundos.
Soluo
PE1:
o
1 passo: determinar a quantidade mnima n de flip-
flops necessria.
n
n
2 1# #59 2 #60 2 n
#log 60
o
2 passo: clculo do logaritmo.
log10
log10 2 + log10
log10 (2 3
0,301 +
1,778
60
3+log10 10
0,477+1
10)
log2 60

=
5,907
=
=
0,301
0,301
log10 2
log10 2
log10 2
=
n "5,907
& flops

n!=!6!!flip

3 passo: lgica combinacional entre as seis sadas QFQEQDQCQBQA e

as entradas CLR de
cada
flip-
flop.
Sabemos que um contador crescente composto por seis
flip-flops (mdulo 64), executa uma contagem de 0 a 63, sendo
necessrio abreviar essa
contagem at 59.
Para
este fim, a
contagem deve retornar a zero imediatamente aps o valor 59, isto , o
valor 60 no pode ser exibido.
Dever ser implementada uma lgica combinacional de tal forma que
quando as sadas QFQEQDQCQBQA exibem um equivalente decimal abaixo
de 60, todas as entradas assncronas CLR dos flip-flops permaneam
desativadas, isto , CLRF = CLRE = CLRD = CLRC = CLRB = CLRA = 1
e quando as sadas QFQEQDQCQBQA vo exibir o valor 60 (111100), as
entradas assncronas CLR
so ativadas, isto , CLRF = CLRE = CLRD = CLRC = CLRB = CLR A = 0 , para
reiniciar a contagem.
A lgica requerida no pargrafo anterior facilmente
implementada conectando-se as
sadas QF, QE, QD e QC em uma porta NAND de quatro entradas e
a sada dessa porta NAND

deve ser simultaneamente conectada s seis entradas assncronas CLR do

contador, como
mostra a Fig. 9.

Fig. 9 Contador assncrono crescente de mdulo 60

(contagem de 0 a 59).

Enquanto a contagem exibida em QFQEQDQCQBQA for inferior a 60,

temos um valor lgico alto sendo produzido na sada da porta NAND (clear
desativado) e a contagem segue normalmente, mas ao atingir o valor
60 (QFQEQDQCQBQA = 111100), isto , QFQEQDQC = 1111, temos
quatro valores lgicos altos na entrada da porta NAND, o que produz na sada dessa
porta um valor lgico baixo (clear ativado), zerando todas as sadas Q
dos seis flip-flops e reiniciando a contagem do zero. Assim o ltimo valor
visvel da contagem 59.
Dependendo da frequncia do clock, contadores assncronos
podem apresentar
problemas na contagem, como ilustrado na
Fig. 10 abaixo.

Fig. 10 Formas de onda de um contador assncrono de trs bits ilustrando os efeitos dos atrasos de
propagao dos flip-flops
para diferentes valores de frequncias de pulsos de entrada: (a) 1
MHz e (b) 10 MHz.

Em situaes como a apresentada na Fig. 10b, o contador

assncrono deve ser
substitudo por um contador sncrono (todos os flip-flops recebem o
mesmo sinal de clock).
Um contador sncrono deve ser utilizado sempre que a frequncia do
clock de entrada
superior a 1/(N*tpd), onde N o nmero de flip-flops e tpd o tempo de atraso
de cada flip-flop.
Problema Exemplo 2 (PE2):
Projete um contador sncrono crescente de mdulo 4 utilizando flip-
flops JK.

n #log

Soluo PE2:
o
1 passo: determinar a quantidade mnima n de flip-flops necessria.
n
n
2 1# #3 2 #4 24
n!=!2!!flip & flops

2 passo: obter a tabela que relaciona as sadas QB e QA (atuais e

futuras) com as
entradas JB, KB, JA e KA para a contagem proposta de acordo com a Fig. 11.
Estad
oQ
Q0
(atual)
(futuro)
0
0
0
1
1
0
1
1

Entradas
J
Q
0
X
1
X
X
1
X
0

Fig. 11 Comportamento das entradas J e K em funo do estado atual Q0 e do estado futuro Q do

flip-flop JK.

Estado
Atual
Q
B
0
0
1
1

Estado
Futuro
QB
0
1
1
0

QA
0
1
0
1

QA
1
0
1
0

JB
0
1
X
X

Entradas dos flip-flops

KB
JA
KA
X
1
X
X
X
1
0
1
X
1
X
1

3 passo: preencher cada uma das quatro ltimas colunas da tabela

acima em um mapa
de Karnaugh de 2 variveis e obter as expresses lgicas.
QB
QB
QB
QB
0
2
0

0
QA

X
3

X
QA

0
3

1
1

1
3

X
QA

X
3

1
1
QA X
1
X
X
1
X
JB = QA
KB = Q A
JA = 1
KA = 1
o
4 passo: desenhar o contador sncrono de acordo com as
quatro funes lgicas
obtidas no passo anterior.

Fig. 12 Montagem de um contador sncrono crescente

de mdulo 4.

5.
Andamento das
atividades
5.1 Encaixe o CI 7476 na matriz de contatos da forma ilustrada na Fig. 13
observando antes se todos os 16 pinos do mesmo esto inteiros. O
entalhe do CI deve, obrigatoriamente, ficar esquerda de tal forma que seja
possvel ler a inscrio do chip normalmente, podendo o mesmo
ficar
posicionado mais esquerda ou mais direita sem problemas, desde que
mantenha a linha horizontal para evitar curto circuito entre os pinos na
mesma vertical.

Fig. 13 Disposio do chip 7476 (16 pinos) na matriz de

contratos (protoboard).

5.2 A numerao dos pinos dos CIs DIP (dual inline package) comea no
canto inferior esquerdo (pino 1), avana para a direita at o canto inferior
direito (pino 8 neste caso), continua do canto superior direito (pino
9 neste caso) at o canto superior esquerdo (pino 16 neste caso).
A Fig. 1 resume essa numerao para o CI 7476. Monte o
circuito apresentado na Fig. 2, onde cada uma das sadas QB (pino 11) e
QA (pino 15) devem ser conectadas a LEDs, e a entrada de clock CLKA
(pino
1) deve ser conectada a uma chave. Ligue o circuito e
pressione varias vezes a chave conectada ao clock CLKA (pino 1).
Obs.: importante realizar o teste prvio de continuidade de cada
fio utilizado na montagem por meio
de multmetro para evitar
insucessos. Utilizar as cores dos fios em seu favor uma
boa prtica, como sugesto use uma mesma cor de fio para o GND
(marrom), outra cor para o
Vcc (laranja) e assim por diante, de modo a facilitar a
visualizao da montagem.
Q1 Marque a seguir a alternativa que melhor completa a sentena: o
estado das sadas QBQA
do circuito contador da Fig. 1
mudam ...
(a) quando o sinal da chave vai do nvel baixo para o nvel alto (borda de
subida do clock). (b) quando o sinal da chave vai do nvel alto para o
nvel baixo (borda de descida do clock). (c) em ambas as situaes
descritas nos dois itens anteriores.
Q2 Complete na Tabela 1 a sequencia de diferentes estados observados
nas sadas QB e QA ao
pressionar varias vezes a chave conectada ao clock
CLKA (pino 1).
QB
(MSB)

QA
(LSB)

Tabela 1 Comportamento das sadas QB e QA do circuito da Fig. 2.

5.3 Conecte agora o pino 1 do CI 7476 ao gerador de pulsos

do kit de eletrnica digital na frequncia de 1 Hz, ao invs da
chave. Observe que o circuito se comporta como descrito na tabela
construda anteriormente. Aumente a frequncia para 10 Hz e observe
novamente.

5.4 Ainda mantendo a montagem do circuito anterior, aumente a

frequncia de clock para 1 kHz e conecte s sadas QB e QA as pontas de
prova dos canais B e A de um osciloscpio digital. Faa os ajustes
necessrios no osciloscpio para visualizar as formas de onda nessas sadas.
Q3 Se a forma de onda em
Fig. 14 abaixo, esboce nessa
mesma figura a forma de onda
sadas QA e QB.

CLKA (pino 1) a apresentada

na

das

CLKA
QA
QB
Fig. 14 Formas de onda nas sadas de um
contador.

5.5 Identifique na montagem do circuito anterior o fio que conecta QA (pino

15) a CLKB (pino
6), retire a extremidade desse fio conectada no pino 15 e conecte em Q A
(pino 14) para obter o contador apresentado na Fig. 3. Retorne a frequncia
de clock do gerador de pulsos conectado em CLKA (pino 1) para ara 1 Hz.
Q4 Observe atentamente a sequencia exibida nas sadas QB e QA e
anote na Tabela 2.
QB
(MSB)

QA
(LSB)

Tabela 2 Comportamento das sadas QB e QA do circuito da Fig. 3

5.5 Encaixe os CIs 74153 e CI 7476 na matriz de contatos da forma ilustrada na

Fig. 15 observando antes se todos os pinos de ambos os chips
esto intactos. Execute a montagem ilustrada na Fig. 15 sempre
testando antes com o multmetro os fios utilizados. Ajuste a frequncia
de clock do gerador de pulsos conectado em CLKA (pino 1) para 1 Hz.

Fig. 15 Disposio dos chips 7476 e 74153 (ambos com 16 pinos) na matriz de contratos
(protoboard).

Q5 Observe atentamente a sequencia de estados exibida nas sadas QB e

QA (pinos 11 e 15 do CI 7476) quando a chave conectada em A0
(pino 14 do CI 74153) se encontra em nvel baixo e depois em
nvel alto, anotando as observaes na Tabela 3.
A0 =
A0 =
0 QA
1 QA
QB
QB
(MSB)
(LSB)
(MSB)
(LSB)

Tabela 3 Comportamento das sadas QB e QA do circuito da Fig. 6.

5.6 Monte o circuito da Fig. 7 utilizando os CIs 7476 e 7400. Mantenha a

frequncia de clock
do gerador de pulsos conectado em CLKA (pino 1) em 1 Hz.
Q6 Anote os estados QBQA, observados nos pinos 11 e 15 do CI 7476, na
Tabela 4.
QB
QA
(MSB)
(LSB)

Tabela 4 Comportamento das sadas QB e QA do circuito da Fig. 7.

5.7 Monte o circuito da Fig. 12 utilizando um CI 7476

mantendo a frequncia de clock do
gerador de pulsos em 1 Hz.

Q7 Anote os estados QBQA observados nos pinos 11 e 15 do CI 7476, na

Tabela 5.
QB
QA
(MSB)
(LSB)

Tabela 5 Comportamento das sadas QB e QA do circuito da Fig. 12.

6. Problemas Complementares
6.1 Projete um contador de dcada assncrono crescente (contagem de 0 a
9).
6.2 Projete um contador de mdulo 8 sncrono crescente (contagem de 0 a
7).