Universidad Nacional de Colombiana

Facultad de Ingeniera
Laboratorio de Electrnica Digital I
2015 I

Prctica 4: Reproductor de melodas

Profesor: Ing. Alejandro Duque, jaduquer@unal.edu.co
Objetivos:

Obtener experiencia en el diseo avanzado de hardware con HDL

Implementar diseos funcionales utilizando circuitos digitales combinacionales y secuenciales
en la FPGA.

Marco Terico:
Para esta prctica, es necesario implementar un divisor de frecuencia para generar seales de reloj a
una frecuencia deseada. Generalmente, las tarjetas de desarrollo con las que contamos en laboratorio
cuentan con un reloj de 50 MHz. (revisar la hoja de datos de la que se este usando), es por esto que a
partir de este reloj vamos a generar los dems.
Solo podemos generar relojes de frecuencia menores al de la fuente con esta tcnica. As mismo, la
limitacin esta dada por pasos discretos de periodo del reloj de entrada, es decir, por ejemplo si el reloj
de entrada tiene un periodo de 20 ns, entonces se podrn generador relojes con periodo que sean factor
de 20 ns, por ejemplo, 100ns, 1000ns, 80ns; por el contrario un reloj de 30 ns o de 70 ns no podran
ser generado.
La tcnica consiste en crear un contador de los flancos de subida del reloj de entrada, y controlar esa
cuenta de tal manera que pasen tantos como sea necesario, para que el tiempo del periodo de salida se
haya cumplido.

Prctica 4: Ing. Alejandro Duque, jaduquer@unal.edu.co

En el diagrama anterior por ejemplo, el reloj de entrada, clk_in, es de 20 ns, y el contador esta
contando hasta seis ( de cero a cinco), de esta manera genero un reloj de salida, clk_out, de 240 ns a
partir de uno de 20 ns. Alterando el limite del contador, podr generar cualquier frecuencia de reloj
dentro de las restricciones descritas anteriormente. Es importante aclarar que eventualmente, el reloj de
salida no estar en sincrona estricta con el de entrada.
El diagrama de caja negra de un divisor de frecuencia simple:

Desarrollo de la practica:
Usando una tarjeta de desarrollo FPGA, un buzzer external drive debidamente conectado a un GPIO, y
los switch y pulsadores, desarrollar un modulo digital en verilog que reproduzca tres melodas
seleccionables. Adicional, la velocidad o ritmo de reproduccin de las melodas tambin debe ser
seleccionable:
Prctica 4: Ing. Alejandro Duque, jaduquer@unal.edu.co

1. Seleccione la octava musical de acuerdo a la respuesta en frecuencia del buzzer, para que suene
lo mas duro posible. Agregue si es necesario etapa de potencia al buzzer. Si el buzzer no se
puede escuchar no ser positiva su calificacin.
2. Dentro de la octava seleccionada, averige los valores de frecuencia (Hertz) de cada una de las
notas musicales presentes en su meloda.
3. Luego de tener los valores en Hertz correspondientes a cada nota, disee un circuito digital en
la FPGA capaz de generar una seal cuadrada de acuerdo a la nota correspondiente de manera
dinmica.
4. Por ltimo, seleccione al menos tres melodas y averige las notas musicales correspondientes.
Teniendo las notas que componen la meloda en orden, y el circuito digital que las genera,
disee un modulo adicional de control para que el usuario tenga control del ritmo y la meloda a
reproducir. El ritmo corresponde a la velocidad con la que cambia una nota con respecto a la
anterior dentro de la meloda. Se debe poder seleccionar mnimo 4 velocidades diferentes.
Adicional a esto, disee un modulo que, mediante todos los leds que tenga la tarjeta de
desarrollo, genere efectos de acuerdo a la meloda y ritmo que este sonando (Efecto carro
fantstico).
5. Monte el circuito con toda la precaucin para no daar la tarjeta de desarrollo, ponga
resistencias limitadoras de corriente para el buzzer y todo lo que considere necesario para
agregarle calidad y confiabilidad a su diseo. Disee un filtro pasivo para suavizar la seal
cuadrada de salida, con el objetivo de obtener un sonido mas natural en el buzzer.
Calificacin:
Funcionamiento: Demostracin de funcionamiento del diseo.
Montaje: Montaje apropiado y confiable
Sustentacin: Sustentacin del diseo en Verilog por todos los integrantes del grupo.
En cualquiera de las etapas anteriores deben estar presente todos los integrantes del grupo SIN
EXCEPCION.
Para este laboratorio no se debe presentar informe, tan solo enviar los diseos mediante correo
electrnico una vez se haya sustentado con xito.
Bibliografa:
[1] David Money Harris - Sarah L. Harris, Digital Design and Computer Architecture

Prctica 4: Ing. Alejandro Duque, jaduquer@unal.edu.co