Lab5 Decod 7seg

Universidade Federal de Santa Catarina
Centro Tecnolgico CTC

Departamento de Engenharia Eltrica
http://gse.ufsc.br
EEL7020 Sistemas Digitais
Prof. Eduardo Augusto Bezerra

Eduardo.Bezerra@eel.ufsc.br
Florianpolis, maro de 2013.
Sistemas Digitais
Circuitos codificadores e decodificadores
2/51
Objetivos do laboratrio
1. Entender o conceito de circuitos codificadores e
decodificadores (conversores de cdigo).
2. Implementao de codificadores e decodificadores
em VHDL.
3. Uso de barramentos (vetores de sinais) em VHDL

std_logic_vector.
4. Estudo de caso: projeto de calculadora
personalizada, com apresentao dos resultados
em displays de 7-segmentos.
3/51
Barramentos em VHDL - std_logic_vector
4/51
No circuito do lab anterior, as entradas (A, B, C) e sadas

(F) possuem o tamanho de 1 bit:
topo
C1
C
B
A
F1
SW(2)
SW(1)
Mux 4x1
SW(0)
LEDR(7)
LEDR(6)
LEDR(5)
LEDR(4)
LEDR(3)
LEDR(2)
LEDR(1)
LEDR(0)
C2
F2
0
C3
00
01
10
11
F
2 bits
F3
Seleo
SW(17..16)
5/51
Assumir o mesmo circuito, porm com entradas e sadas

de 4 bits:
topo
C1
C
B
A
SW(11..8)
SW(7..4)
SW(3..0)
4 bits
F1
4 bits
4 bits
Mux 4x1
4 bits
C2
F2
4 bits
C3
00
01
10
11
4
bits
LEDR(7)
LEDR(6)
LEDR(5)
LEDR(4)
LEDR(3)
LEDR(2)
LEDR(1)
LEDR(0)
2 bits
F3
4 bits
Seleo
SW(17..16)
6/51
Utilizando operandos de 4 bits

Componente C1 realiza a operao F1 = A or B or C
Componente C2 realiza a operao F2 = B xor C
Operandos de 1 bit - ex. A = 0, B = 1, C = 0

Operandos de 4 bits - ex. A = 0101, B = 1000, C = 0001
1 bit
0
1
0
F1 = 1
4 bits
0
1
0101
1000
0001
1000
0001
F2 = 1
F1 = 1101
F2 = 1001
7/51
Implementao de barramento em VHDL

std_logic fio
std_logic_vector vrios fios (barramento)
std_logic_vector utilizado para implementar um vetor de
sinais (vrios fios, barramento).
Por exemplo, a sada F dever ser definida na entity como:
F: out std_logic_vector(3 downto 0);
8/51
Componente C1
library IEEE;
use IEEE.Std_Logic_1164.all;
4 bits
entity C1 is
port (A: in std_logic_vector(3 downto 0);
B: in std_logic_vector(3 downto 0);
C: in std_logic_vector(3 downto 0);
F: out std_logic_vector(3 downto 0)
);
end C1;
architecture c1_estr of C1 is
begin
F <= A or B or C;
end c1_estr;
4 bits
9/51
Componente C2
library IEEE;
4 bits
entity C2 is
);
end C2;
begin
F <= A xor B;
end c2_estr;
4 bits
10/51
Componente C3
library IEEE;
4 bits
entity C3 is
C: in std_logic_vector(3 downto 0);
);
end C3;
begin
-- ver lab. sobre componentes
end c3_estr;
11/51
Componente Mux
library IEEE;
4 bits
entity Mux is
port (w: in std_logic_vector(3 downto 0);
x: in std_logic_vector(3 downto 0);
y: in std_logic_vector(3 downto 0);
z: in std_logic_vector(3 downto 0);
s: in std_logic_vector(1 downto 0);
m: out std_logic_vector(3 downto 0)
);
end Mux;
architecture mux_bhv of Mux is
begin
-- ver lab. sobre Mux
end mux_bhv;
2 bits
F1
F2
F3
sel
12/51
Componente Topo
library ieee;
use ieee.std_logic_1164.all;
entity topo is
port ( SW : IN STD_LOGIC_VECTOR(17 downto 0);
SW(11..8)
SW(7..4)
SW(3..0)
F1
LEDR(3..0)
F2
LEDR : OUT STD_LOGIC_VECTOR(17 downto 0)
);
end topo;
architecture topo_estru of topo is
signal F1, F2, F3: std_logic_vector(3 downto 0);
component C1
port (A : in std_logic_vector(3 downto 0);
B : in std_logic_vector(3 downto 0);
C : in std_logic_vector(3 downto 0);
F : out std_logic_vector(3 downto 0));
end component;
component C2
end component;
component C3
C : in std_logic_vector(3 downto 0);
F : out std_logic_vector(3 downto 0)
);
end component;
-- INCLUIR AQUI O Mux
F3
SW(17..16)
begin
L0: C1 port map (SW(3 downto 0),
SW(7 downto 4), SW(11 downto 8), F1);

L3: Mux port map (F1, F2, F3,
SW(17 downto 16), LEDR(3 downto 0));
end topo_estru;
-- END da architecture
13/51
Decodificadores em VHDL
14/51
Display de 7-segmentos
Um display de 7-segmentos composto por sete LEDs que podem ser
ligados ou desligados de forma independente.
Catodo comum - terminais catodo dos LEDs esto conectados a GND,

e cada LED ligado ao conectar seu anodo em Vcc.
Anodo comum - terminais anodo dos LEDs esto conectados a Vcc, e
cada LED ligado ao conectar seu catodo em GND.
+5V
a
a
b
f
f
b
g
g
g
c
e
e
e
c
d
d
d
Catodo comum
d
Anodo Comum
15/51
Decodificador de binrio para 7-segmentos

Placa DE2 possui 7 displays de 7-segmentos, todos do tipo anodo
comum (LEDs acendem com GND, ou zero lgico).
Para escrever um valor binrio em um dos displays, preciso
realizar uma converso do cdigo binrio para o cdigo 7-segmentos.
Os 3 bits de entrada do circuito Decod. 7-seg so decodificados, e
a palavra de 7 bits gerada enviada para o display de 7 segmentos.
Decod.
7-seg
16/51
Projeto de decodificador de binrio para 7-segmentos

Exemplos de valores em binrios convertidos (decodificados) para 7segmentos, visando escrita no display da placa DE2 anodo comum)
Decod.
7-seg
C2
0
0
0
0
1
C1 C0
0 0
0 1
1 0
1 1
1 1
7 bits
6543210
1000001
0001110
0010010
1000110
1111111
Letra
U
F
S
C
Nesse exemplo, ao receber 000 na entrada, o decodificador gera o

cdigo equivalente ao acendimento da letra U no display 7-seg.
Ao receber 111, todos os segmentos so desligados.
Notar que por ser do tipo anodo comum, um 0 liga um segmento.
17/51
Projeto de decodificador binrio para 7-segmentos

7 bits
C2 C1 C0
6543210
Letra
Decod.
0 0 0
1000001
U
0 0 1
0001110
F
7-seg
0 1 0
0010010
S
0 1 1
1000110
C
1 1 1
1111111
Um circuito para implementar a lgica do decodificador em questo
poderia ser projetado utilizando vrios mtodos:
Soma de produtos:
F(0) = C2C1C0 + C2C1C0
F(1) = C2C1C0 + C2C1C0 + C2C1C0 + C2C1C0
F(2) = ...
Anlise comportamental:
F = 1000001 quando C2C1C0 = 000 seno
0001110 quando C2C1C0 = 001 seno
... seno
1111111
18/51
Componente Decod_UFSC
Decod.
7-seg
library IEEE;
entity decodUFSC is
port (C: in std_logic_vector(2 downto 0);
);
7 bits
end decodUFSC;
architecture decod_bhv of
begin
F <= "1000001" when C =
"0001110" when C =
"0010010" when C =
"1000110" when C =
"1111111";
end decod_bhv;
3 bits
decodUFSC is
"000"
"001"
"010"
"011"
else
else
else
else
-----
U
F
S
C
19/51
Tarefa a ser realizada na aula prtica

Implementao de mini-calculadora de 8 bits personalizada
20/51
Descrio funcional da mini-calculadora de 8 bits

A mini-calculadora realiza uma operao aritmtica e trs
operaes lgicas, todas de 8 bits:
F1 = A + B
-- operao aritmtica ADIO
F2 = A or B
F3 = A xor B
F4 = not A
Para utilizar a mini-calculadora necessrio:
1.
2.
3.
4.
Fornecer o operando A nas chaves SW(7..0).

Fornecer o operando B nas chaves SW(15..8).
Selecionar a operao desejada nas chaves SW(17..16).
O resultado ser apresentado em HEXADECIMAL nos displays
de sete segmentos (HEX0 e HEX1), e em BINRIO nos LEDs
vermelhos (LEDR).
21/51
Interface com o usurio

Resultado
HEX1 e HEX0
Operao
SW(17..16)
Operando B
SW(15..8)
Resultado
LEDR(7..0)
Operando A
SW(7..0)
Para realizar uma das quatro operaes disponveis (F1, F2,

F3, F4), a calculadora personalizada utiliza:
as chaves SW(7..0) para leitura do operando A
as chaves SW(15..8) para leitura do operando B
as chaves SW(17..16) para seleo da operao desejada
Os resultados so apresentados em displays de 7-segmentos

e nos LEDs vermelhos.
22/51
Interface com o usurio

Resultado
HEX1 e HEX0
Operao
SW(17..16)
Operando B
SW(15..8)
Seletor SW(17..16)
00
01
10
11
Resultado
LEDR(7..0)
Operando A
SW(7..0)
Sada (LEDR e displays 7-seg)

A+B
A or B
A xor B
not A
23/51
Operando B
SW(15 downto 8)
Operando A
SW(7 downto 0)
FPGA
Componente
TOP_CALC
(esse componente possui 7
componentes internamente)
LEDR(7 downto 0)
Seleo da operao
SW(17 downto 16)
24/51
SW(15 downto 8)
Operando A
SW(7 downto 0)
f=A+B
Operando B
8
8
F1
F2
F3
FPGA
f = not A
F = A xor B
F4
Seleo da operao
(+, or, xor, not)
f = A or B
F(7 downto 4)
Decod.
7-seg
00
01
Mux
10
Decod.
4
F(3 downto 0)
11
7-seg
sel
LEDR(7 downto 0)
8
top_calc.vhd
SW(17 downto 16)
25/51
Projeto hierrquico
Calculadora composta
por 8 componentes,
sendo 7 apresentados a
seguir + o top_calc.
26/51
Projeto hierrquico
top_calc, mux, dois

decodificadores, e quatro
funes lgicas e aritmticas.
27/51
Projeto hierrquico
28/51
Componente C1 (arquivo c1.vhd)
entity C1 is
);
end C1;
f=A+B
library IEEE;
use IEEE.std_logic_unsigned.all; -- necessrio para o +
architecture circuito of C1 is
begin
F <= A + B;
end circuito;
29/51

library IEEE;
begin
F <= A or B;
end circuito;
f = A or B
entity C2 is
);
end C2;
30/51

library IEEE;
begin
F <= A xor B;
end circuito;
F = A xor B
entity C3 is
);
end C3;
31/51

library IEEE;
entity C4 is
);
end C4;
F = not A
begin
F <= not A;
end circuito;
32/51
Componente Mux (arquivo mux4x1.vhd)

library IEEE;
entity mux4x1 is
port (w, x, y, z: in std_logic_vector(7 downto 0);
);
end mux4x1;
architecture circuito
begin
m <= w when s = "00"
x when s = "01"
y when s = "10"
z;
end circuito;
of mux4x1 is
else
else
else
33/51
Componente Decod7seg
8
8
8
F(7 downto 4)
f = A or B
f=A+B
Componente a ser implementado no presente lab.
F1
F2
F3
f = not A
F = A xor B
F4
Decod.
7-seg
00
01
Mux
10
Decod.
F(3 downto 0)
11
7-seg
2
8
sel
34/51
Componente top_calc (arquivo top_calc.vhd)

library ieee;
use ieee.std_logic_1164.all;
entity top_calc is
port ( SW : in std_logic_vector (17 downto 0);
HEX0, HEX1: out std_logic_vector(6 downto 0);
LEDR : out std_logic_vector (17 downto 0)
begin

);
SW(15 downto 8), F1);
end top_calc;
architecture topo_stru of top_calc is
signal F, F1, F2, F3, F4: std_logic_vector (7 downto 0);
component C1
end component;
L4: C4 port map (SW(7 downto 0), F4);
-- componentes C2 e C3, idem C1
component C4
L5: mux4x1 port map (F1, F2, F3, F4,
SW(17 downto 16), F);
F : out std_logic_vector(7 downto 0)
);
L6: Decod7seg port map (F(3 downto 0),
end component;
HEX0);
component mux4x1
port (w, x, y, z: in
std_logic_vector(7 downto 0);
HEX1);
LEDR(7 downto 0) <= F;
);
end component;
end topo_stru; -- END da architecture
-- Incluir aqui o componente Decod7seg
35/51
-- (apenas uma declarao do Decod7seg) EEL7020 Sistemas Digitais
Dicas teis
1. O projeto composto por 7 arquivos (8 componentes):
c1.vhd fornecido nos slides anteriores (slide 29)
mux4x1.vhd fornecido nos slides anteriores (slide 33)
decod7seg.vhd a ser desenvolvido (ver exemplo no slide 19)
top_calc.vhd parcialmente fornecido nos slides anteriores (slide 35)
2. Cuidar a utilizao correta do componente decodificador no circuito (topo).
necessrio definir apenas um component decod7seg, e a seguir criar
duas cpias desse componente com o port map (ver top_calc no slide 35).
3. Para implementar o decodificador de binrio para 7-segmentos, utilizar
como base o exemplo do slide 19. Completar a tabela do slide 38, de forma
a obter todos os cdigos em hexadecimal necessrios.
36/51
Componente Decod7seg
Componente a ser desenvolvido no presente lab.:
Est sendo solicitada a implementao de apenas UM decodificador
Decod.
4
7-seg
A entity desse decodificador dever possui apenas uma porta de

entrada de 4 bits, e apenas uma porta de sada de 7 bits.
A replicao do decodificador realizada no topo da arquitetura, ao
se utilizar o comando port map do VHDL VER L6: e L7: no slide 35.
37/51
Tabela de decodificao binrio para 7-segmentos

Entrada
Sada
6543210
Display
0000
1000000
0001
0010
0011
1111001
0100100
0110000
1
2
3
0100
0101
0110
0011001
0010010
0000010
4
5
6
0111
1000
1111000
0000000
7
8
...
...
9, A, b, C, d
1110
1111
0000110
0001110
E
F
38/51
Resumo da tarefa a ser realizada

1. Implementar o decodificador binrio para 7-segmentos (slides 19 e 38).
2. Esse novo componente ser um decodificador genrico, ou seja, poder
ser utilizado em qualquer projeto que precise de um decodificador com a
tabela verdade do slide 38. Assim, no dever ter nenhum ajuste especial
para funcionamento com os demais componentes da calculadora. Dever
possuir a entrada de 4 bits e a sada de 7 bits definida no slide 38.
3. Criar um novo projeto denominado top_calc (esse o nome da entity do
arquivo topo slide 35), e utilizar os componentes VHDL dos slides 29 a
33 para implementao da calculadora.
4. Editar o componente top_calc do slide 35, e incluir a declarao do novo
componente decodificador (usando component).
5. Verificar o funcionamento da calculadora no simulador e no kit FPGA.
39/51
Animao do PORT MAP

begin
end topo_stru;
top_calc
40/51
Animao do PORT MAP C1

f=A+B
begin
F1
end topo_stru;
41/51

8
8
end topo_stru;
f = A or B

f=A+B
begin
F1
F2
top_calc
42/51

8
8
f = A or B

f=A+B
begin
F1
F2
8
8
end topo_stru;
F = A xor B
F3
top_calc
43/51

8
8
f = A or B

f=A+B
begin
F2
f = not A
F = A xor B
F3
end topo_stru;
F1
F4
top_calc
44/51
Animao do PORT MAP mux4x1

8
8
f = A or B

f=A+B
begin
8
8
end topo_stru;
f = not A

F = A xor B
F1
00
F2
01
F3
Mux
F4
10
F
8
11
2
8
sel
top_calc
45/51
Animao do PORT MAP Decod7seg

8
8
f = A or B

f=A+B
begin

HEX0);
end topo_stru;
f = not A

F = A xor B
F1
00
F2
01
F3
Mux
F4
10
F
8
Decod.
4
7-seg
F(3 downto 0)
11
2
8
sel
top_calc
46/51
Animao do PORT MAP Decod7seg

8
F(7 downto 4)
8
8
f = A or B

f=A+B
begin

8

HEX0);
F = A xor B
F1
7-seg
00
F2
01
F3
Mux
F4
Decod.
10
F
8
Decod.
4
7-seg
F(3 downto 0)
11
2
8
sel
end topo_stru;
f = not A

HEX1);
top_calc
47/51
Animao do PORT MAP

8
F(7 downto 4)
8
8
f = A or B

f=A+B
begin

8

HEX0);
F = A xor B
F1
7-seg
00
F2
01
F3
Mux
F4
Decod.
10
F
8
Decod.
4
7-seg
F(3 downto 0)
11
2
8
sel
LEDR(7 downto 0) <= F;

8
end topo_stru;
f = not A

HEX1);
top_calc
48/51
Operando B
SW(15 downto 8)
Operando A
SW(7 downto 0)
f=A+B
Mini-calculadora de 8 bits
8
8
8
Seleo da operao
(+, or, xor, not)
F = A xor B
f = not A
f = A or B
F(7 downto 4)
F1
7-seg
00
F2
01
F3
Mux
F4
Decod.
10
Decod.
7-seg
F(3 downto 0)
11
2
8
sel
LEDR(7 downto 0)
8
SW(17 downto 16)
top_calc
49/51
Simulao
50/51
Tabela verdade
Entradas
SW15..0
B A
00
02
05
05
05
05
00
FF
00
03
0A
FF
00
0A
0A
F5
SW17..16
Seleo
00
00
01
01
10
10
11
11
Sadas
F1 = A + B
F2 = A or B
F3 = A xor B
F4 = not A
F1 =
F1 =
F2 =
F2 =
F3 =
F3 =
F4 =
F4 =
Simulao
Simulao
FPGA
FPGA
HEX1 HEX0
LEDR6..0
HEX1 HEX0
LEDR6..0
51/51

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Centro Tecnolgico CTC

EEL7020 Sistemas Digitais

Prof. Eduardo Augusto Bezerra

Florianpolis, maro de 2013.

Circuitos codificadores e decodificadores

EEL7020 Sistemas Digitais

3. Uso de barramentos (vetores de sinais) em VHDL

Barramentos em VHDL - std_logic_vector

EEL7020 Sistemas Digitais

No circuito do lab anterior, as entradas (A, B, C) e sadas

EEL7020 Sistemas Digitais

Assumir o mesmo circuito, porm com entradas e sadas

EEL7020 Sistemas Digitais

Utilizando operandos de 4 bits

Operandos de 1 bit - ex. A = 0, B = 1, C = 0

EEL7020 Sistemas Digitais

Implementao de barramento em VHDL

EEL7020 Sistemas Digitais

EEL7020 Sistemas Digitais

EEL7020 Sistemas Digitais

EEL7020 Sistemas Digitais

LEDR : OUT STD_LOGIC_VECTOR(17 downto 0)

L1: C2 port map (SW(3 downto 0),

EEL7020 Sistemas Digitais

EEL7020 Sistemas Digitais

Catodo comum - terminais catodo dos LEDs esto conectados a GND,

Decodificador de binrio para 7-segmentos

EEL7020 Sistemas Digitais

Projeto de decodificador de binrio para 7-segmentos

Nesse exemplo, ao receber 000 na entrada, o decodificador gera o

Projeto de decodificador binrio para 7-segmentos

EEL7020 Sistemas Digitais

Tarefa a ser realizada na aula prtica

EEL7020 Sistemas Digitais

Descrio funcional da mini-calculadora de 8 bits

Fornecer o operando A nas chaves SW(7..0).

Interface com o usurio

Para realizar uma das quatro operaes disponveis (F1, F2,

Os resultados so apresentados em displays de 7-segmentos

Interface com o usurio

Sada (LEDR e displays 7-seg)

EEL7020 Sistemas Digitais

SW(17 downto 16)

EEL7020 Sistemas Digitais

EEL7020 Sistemas Digitais

top_calc, mux, dois

EEL7020 Sistemas Digitais

EEL7020 Sistemas Digitais

Componente C1 (arquivo c1.vhd)

EEL7020 Sistemas Digitais

Componente C2 (arquivo c2.vhd)

EEL7020 Sistemas Digitais

Componente C3 (arquivo c3.vhd)

EEL7020 Sistemas Digitais

Componente C4 (arquivo c4.vhd)

EEL7020 Sistemas Digitais

Componente Mux (arquivo mux4x1.vhd)

EEL7020 Sistemas Digitais

Componente a ser implementado no presente lab.

EEL7020 Sistemas Digitais

Componente top_calc (arquivo top_calc.vhd)