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1.
Antecedentes
Departamento de Matem
aticas, Facultad de Ciencias, UNAM. jose@matem.unam.mx
Registros de prop
osito semi-especfico. Algunas instrucciones utilizan
algunos de los registros paa propositos especficos.
Registros especficos para direccionamiento. Los conocidos registros de
segmento.
Instrucciones especiales mem-mem para manejo masivo de datos orientadas a multimedia (MMX).
Bus de direcciones de 36 bits (64 Gb de memoria direccionable). Esto
no es realmente un problema, mas bien una limitacion que es posible
rebasar.
Instrucciones especiales mem-mem, complicadas, para manejo de cadenas (LODS, MOVS, CMPS, etc).
Bus externo compartido por todos los dispositivos de entrada/salida.
Estas complicaciones hacen que se deba usar un control microprogramado.
Ciertamente todas estas son debilidades y son, por tanto, explotables por
AMD. Pero tambien es cierto que la arquitectura de Intel no es as gratuitamente y dado que la intencion es hacer un procesador compatible con el
de Intel, habr
a que ser muy innovador para eliminar los problemas y poder
seguir siendo compatible.
2.
Ejecuci
on de instrucciones
De hecho cada una de sus 9 unidades funcionales puede operar en paralelo y cada una
posee su propio pipeline.
3.
Caractersticas
El bus de direcciones del Athlon es de 43 bits, lo que le permite direccionar hasta 8 terabytes de memoria [5].
El bus compartido por el Pentium III ha sido reemplazado por un bus
punto a punto que conecta el procesador con cada dispositivo de manera
exclusiva. Cada dispositivo en este bus, tiene para s el ancho de banda
completo del bus y no tiene que compartirlo con el resto de los dispositivos.
El bus utilizado es EV6, mismo que originalmente fue dise
nado para la Alpha
21264 de Digital (hoy Compaq, ma
nana HP). Ademas este bus opera con
flanco de subida y flaco de bajada del ciclo de reloj as que, aunque su
frecuencia de operaci
on nominal es de 100MHz en realidad resulta ser de
200MHz efectivos [2, 5]. Por cierto la velocidad de este bus es escalable al
doble (i.e. puede ser de hasta 400 MHz. efectivos y 200 nominales), pero las
memorias aun no son tan r
apidas.
Este bus es un arma de dos filos. Por una parte incrementa la velocidad de
transferencia entre los dispositivos de E/S y el procesador. Por otra parte
imaginemos por un momento que deseamos hacer un motherboard dual.
Tendremos que proveer de un bus para cada procesador, si queremos hacer
un motherboard con m
as procesadores el problema se complica a
un mas, el
n
umero de lneas es como el producto de n
umero de procesadores por el de
dispositivos, donde cabra un motherboard para cinco Athlon?
El cache del Athlon esta dividido en dos niveles jerarquicos. El cache
de primer nivel est
a dentro del chip y a su vez esta dividido en cache de
datos (64 KB.) y cache de instrucciones (674 KB.) 2-way set associative. La
memoria cache de nivel 2 (L2) es de 512 Kb. 2-way set associative tambien,
pero el controlador de L2 del Athlon podra soportar hasta 8 Mb.
El Athlon original posee 22 millones de transistores por lo que requiere
de un sistema de enfriamiento bastante agresivo, disipador y ventilador, para
sobrevivir a s mismo.
4.
Manejo de saltos
La descripci
on corresponde al esquema de predicci
on de dos bits. No a la variaci
on
especfica que utiliza Athlon, esta informaci
on no est
a disponible en las fuentes consultadas.
5.
El pipeline
Referencias
[1] AMD Athlon Processor. Technical Brief, AMD, diciembre 1999.
[2] Diefendorff, Keith K7 Challenges Intel, Microprocessor Report,
12(14), octubre de 1998.
[3] SPEC Benchmarks, accesibles en SPEC (http://www.spec.org) o, en
resumen, en http://pateame.fciencias.unam.mx/arq.
[4] Stiller,
Andreas,
Architecture
Contest.
Design
Comparison: AMD K7 Athlon versus Pentium III, 1999, en
http://pateame.fciencias.unam.mx/arq
[5] Wyam, Chris, The Advanced Micro Devices Athlon Processor, 1999, en
http://pateame.fciencias.unam.mx/arq.