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10
01
00
.25

.5

.75

1.0

Convertisseurs A/N (ADC)


Chapitre 11

10
01

I. Dfinitions

00
1.0
.75
.5
.25

Plan

Convertisseurs A/N (ADC)

11

Fonction de transfert
b1

Dfinitions
VA

Classes des convertisseurs A/N:

bN

Sriel ( intgrat eurs)

00

approxima tions successives

.25

V
1
1
1
1
D = A = b1 + b2 2 + L + bN 1 N 1 + b N N
V FS
2
2
2
2

haute vitesse (rapide)

.75

.75

1.0

Convertisseurs A/D

1.0

La tension analogique VA est approximative et obtenu e par une fraction


binaire de la valeur correspondante la plein e chelle
La gamme dynamique (rsolution): VFS/DVo = 2N

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.5

.5

V
FS
V
LSB
1=
O
N
2

haute rsolution (Sigma- Delta)

.25

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01

00
01
10
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ADC

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Chapitre 11

Convertisseurs A/D

1.0
.75
.5
.25
00
01
10
11

I. Dfinitions (suite)

I. Dfinitions (suite)
Erreur de quantification (suite)

Erreur de quantification

Calcul de l'erreur

Source d'erreur
b1
V IN

A/D

D/A

VO 2
V2
= FS2N
k
k 2
2X
RSB = 2
e

Vo

e2 =

bN

RSB augmente par un facteur de 4 pour chaque bit (6 dB/bit)

TX =
2VfA
X 21N 1f = f1X
V IN

f X 2.8 MHz

Vo

Temps de conversion

VX

1/2 LSB

Voltage
analogique

-1/2 LSB
t

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Chapitre 11

V IN

Ve

Tx

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Chapitre 11

V
AdV=dt
A(
At sin
) max
2ft
= 2 Af

Convertisseurs A/D

Convertisseurs A/D

I. Dfinitions (suite)

II. ADC intgrateurs; ADC sriels

Temps de conversion (suite)


Voltage analogique

ADC Simple pente

V IN

Principe de fonctionnement

Si la variation de l'entre est linaire


Vx = Tx (dVA/dt )

Pulse width
Gated clock
proportional to VA
pulses

VX

Comparator

Exemple

VA

Analog
input

Tx

b2

Vx = 2 fATx

Pour un signal sinusodal avec A = VFS/2 et une rsolution de N bits

Vx < Vo = VFS/2 N = A/(2 N-1)

Control
logic

I1

b1

C1

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Clock
input
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Chapitre 11

b3

bN

S1

Pour un ADC 10 bits 1 kHz, un Tx 350 nsec est ncessaire.


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Chapitre 11

Binary
counter

}
Digital
Output

Reset

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Convertisseurs A/D

11

Convertisseurs A/D

11

10

10

II. ADC intgrateurs; ADC sriels (suite)


.25

.5

.75

1.0

01

ADC double pente (suite)

ADC simple pente (suite)

II. ADC intgrateurs; ADC sriels (suite)

00
1.0
.75
.5
.25

Principe de fonctionnement (suite)


La valeur maximale atteinte par le compteur (NT)
corresponde la tension pleine chelle
Le compte n est donn par: n = (VA/VFS) NT
Pulse width
Nbit = rsolution NT = 2N n = (VA/VFS) 2N
proportional to V

Constitution

Fonctionnement

S2
C1
S1

Analog
input

b1

b2
Control
logic

Clock
input

.75

Vref
_

Digital
Output

b1

Contrle

Reset

Sart/stop

Convertisseurs A/D

1.0
.75
.5
.25
00
01
10
11

ADC double pente (suite)


Sortie de lintgrateur Vx

II. ADC intgrateurs; ADC sriels (suite)


ADC double pente (suite)

Fonctionnement
Pente fixe:

Pente v ariable V
A3
=VA/R1C1

V ref/R1C1

Fonctionnement (suite)

Avantages:

IVA3I > IVA2I > IVA1I

VA2

La prcision d'une conversion est indpendante de RC et de


l'horloge condition que les autres paramtres demeurent
constants durant la priode de conversion.

VA1

La rjection d'alimentation (PSRR) peut tre optimise en


ralisant un e rampe multiple de 16.67 msec pour annuler les
interfrences de 60 Hz et celles d'autres harmoniques.

Temps

n1
n2

Dure fixe
2N

Vi.e. 60 Hz, nous obtenons:

n3

Phase I
intgration VA

sin 2ftdt = 0

Phase II
intgration Vref

t1

t2

t3
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Chapitre 11

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Chapitre 11

Convertisseurs A/D

Convertisseurs A/D

III. ADC approximations successives

III. ADC approximations successives (suite)

Principe de
fonctionnement

3VFS
4

I
87 VFS

111

Exemple:

I
7 VFS
8

I
3VFS
8

011

0
< 1VFS
4

001

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Chapitre 11

VA

010

85VFS 001
I

0
< 5VFS 100
8

1VFS
2

Analog
input
100

MSB
< 1VFS
2

Avantages:

< 85VFS
Clock
cycle

011

101

14VFS

< 3 VFS
4

110

5VFS
101
8
I

< 58VFS 100

111

< 78 VFS

Clock
cycle

111

< 7 VFS
8
110

101

12VFS
MSB
< 1VFS
2

010

3 VFS
4

I
100

Fonctionnement (suite)

85VFS 101
I
< 43VFS

Analog
input

111

0
110
< 78 VFS

110

VA

Digital
Output
bN

Clock
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Chapitre 11

II. ADC intgrateurs; ADC sriels (suite)

b2

Clock contrl

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Convertisseurs A/D

1.0

.5

Vx

.25

Comparateur

A1
+

La tension de dpart n'est pas prcise


La capacit n'est pas prcise
La source de courant n'est pas prcise
Le temps de conversion = 2N ticks.
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Chapitre 11

00
01
10
11

b3

bN

S1

Inconvnients:

Binary
counter

C1

I1

Comparator
VA

R1

Entre
Gated clock
pulses

Compteur

00

01

000

Il ncessite N cycles d'horloge au lieu de 2N pour


une conversion N bits.

Clock
cycle
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Convertisseurs A/D

11

Convertisseurs A/D

11

10

10

01

III. ADC approximations successives (suite)

00
.25

.5

.75

1.0

III. ADC approximations successives (suite)

00
1.0
.75
.5
.25

SA

ADC app. succ. condensateurs

01

App. succ. condensateurs (suite)

Circuit simplifi

Vx

2N-1
'0'

2
'0'

SN
'1'

S2
'1'

1
'0'

S1
'1'

SB = VIN;

S0
'1'

SB = VIN;
VIN
V FS

tapes dune conversion

SN = '1';

So - SN = '1';

Vx = VOS

So - SN = '0';

Vx = VOS - VIN

2. SA est ouvert:
SB = VIN;

.75

App. succ. condensateurs (suite)

Vx = VOS - VIN + 2 N-1 (VFS /2N )

Si VIN > VFS /2

Vout = '1'; SN = '1'

Si VIN < VFS /2

Vout = '0'; SN = '0'

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Chapitre 11

Convertisseurs A/D

1.0
.75
.5
.25
00
01
10
11

III. ADC approximations successives (suite)

So S N-1 = '0';

4. Continuer avec SN-1 = '1'

Convertisseurs A/D

1.0

Vx = VOS - VIN

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Chapitre 11

.5

So - SN = '0';

Vx = VOS - VIN + VFS /2

SB = VIN;

.25

Vx = VOS

3. SB est VFS:

1. SA est ferm:

00
01
10
11

So - SN = '1';

2. SA est ouvert:

'0'

SB

1. SA est ferm:
VOUT

tapes dune conversion (suite)

III. ADC approximations successives (suite)

ADC app. succ. bipolaire condensateurs

Exemple dune conversion

Circuit simplifi

1. Vout = '0' & SN doit tre retourn '0'

Vx

2. Vout = '0' & SN-1 doit tre retourn '0'

N 1

N 2

N 3

3. Vout = '1' & SN-2 doit tre laiss '1

VREF

4. Vout = '0' & SN-3 doit tre retourn '0'

Vx

N 1

VFS/2 > VIN

1. SA est ferm:
0

SB = VIN;

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Chapitre 11

SN = Vref;

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So - SN-1 = VIN ;

Vx = VOFF

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Chapitre 11

Convertisseurs A/D

Convertisseurs A/D

III. ADC approximations successives (suite)

III. ADC approximations successives (suite)

ADC app. succ. bipolaire condensateurs

tapes dune conversion

S/H
OFFSET

VIN

VOFF
VOFF - V IN

N 2

V x = VOFF - VIN + VFS/2

tapes dune conversion (suite)

App. succ. condensateurs (suite)

1. SA est ferm:
SB = VIN;

Exemples de conversion
1. VIN > '0'

SN = Vref;

So - SN-1 = VIN ;

Vx

Vx = VOFF

VR/8
VOFF

2. SA est ouvert:
SN = VREF
3.a. VIN > 0,

So S N-1 = Gnd

S/H

Vx = VOFF - VIN /2

VR/4

Vx < 0, SN = VREF

VOFF - VIN/2

Vx

Convertisseur app. succ. normal commenant de 2N-2.


3.b. VIN < 0,

Vx > 0, SN = Gnd

Convertisseur app. succ. complment 1 commenant de 2N-1


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Chapitre 11

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VIN < 0
VR/4
VR/8

2. VIN < '0'

Vx = VOFF - VIN /2- VR/2

VOFF - VIN/2
VR/2

Si le code est 111111 proche de `0


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Chapitre 11

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Convertisseurs A/D

11

Convertisseurs A/D

11

10

10

01

01

IV. ADC rapide ou Flash

00
.25

.5

.75

1.0

IV. ADC rapide (suite )

00
1.0
.75
.5
.25

Structure

VA

V R1

Entre
analogique

Comparateur 1

Structure (suite)

Analog
Segm
ent
input
A
V
detec
hing
Latc
Decoding
logic
comparators

Overflow

V
ref

Principaux blocs

Bit 1

R
2

bM S B
1

b
2

V R2

Comparateur 2

Bit 2

Dcodage

Sortie
numrique
parallle

Avantages

Haute vitesse
b

1
N
N

R(2N 1)

Comparateur
N
2 1
Bit N

.5

.75

Espace occupe

Consommation

RL

V. ADC Sigma-Delta

Structure

tage
suivant

Caractristiques

Pol.

Entre
analogique

VB1

Q1

Filtre passe-bas
numrique

Quantification

Q4

chantillonnag e
Pol.

Impdance de sortie >> 1

Filtre passe-bas
anti-repliement

Q3

Q2

Trs rapide

f SE : Frquence dchantillonnage

Modulateur
Partie analogique

Q9

Q8
Q7

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R-S latch

RL

Q6

R
2

Convertisseurs A/D

1.0
.75
.5
.25
00
01
10
11

+ VCC

Le comparateur

Clock

Structure (suite)

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Chapitre 11

IV. ADC rapide (suite )

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Convertisseurs A/D

1.0

Entre

.25

b
RSB
L

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Chapitre 11

00
01
10
11

Inconvnients

VB2

I1

Entre Darlington rin >> 1

I1

I2
- V EE

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Chapitre 11

f SE => f N

Contrle
du latch

Q5

Q4

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Sortie numrique
chantillonne

Dcimat eur
Part ie numrique

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Chapitre 11

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