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Processeurs et

Architectures Numériques
Logique CMOS
Plan

Logique CMOS

Performance de la logique CMOS


Temps de propagation d’une porte MOS
Consommation de la logique CMOS
Évolutions technologiques

Page 2 COMELEC–SEN Graba Tarik


Le transistor MOS ( Métal/Oxyde/Semi-
conducteur)

G
G
S D
S D
N+ N+
P+ P+
P−
N−
Transistor
Transistor
nMOS
pMOS
Canal P
Canal N
Courant de trous
Courant d’électrons
Passant si Vgs < −|VT |
Passant si Vgs > VT

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Caractéristique électrique d’un transistor
NMOS

Ids

Vgs = Vdd
Si Vgs < Vt : IDSmax
Le transistor est bloqué
Ids = 0 Vds = Vgs − VT

Si Vgs > Vt :
le transistor est passant
Si Vgs > Vt et Vds > Vgs − Vt :
le transistor est saturé
Ids = Kn · (Vgs − Vt )2 Vgs = Vt
Vds
Vdd /2 Vdd

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Caractéristique électrique d’un transistor
NMOS

Avec la constante technologique et géométrique :


0 WN
Kn = 21 µ0N · COX LN

µON : La mobilité des électrons L


W
0
COX : Capacité surfacique de l’oxyde

tox
WN : Largeur de grille N+ N+

LN : Longueur de grille P−

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L’interrupteur électronique : Le transistor
MOS

Vdd
D S

VG VG
S D

Transistor nMOS Transistor pMOS

VG = 0 ⇔ interrupteur ouvert VG = 0 ⇔ interrupteur fermé


VG = 1 ⇔ interrupteur fermé VG = 1 ⇔ interrupteur ouvert

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La logique à interrupteurs/résistances

Exemple : l’inverseur
Vdd

Vin Vout
S

Vin = 0 ⇒ interrupteur ouvert ⇒ Vout = 1 et IR = 0


Vin = 1 ⇒ interrupteur fermé ⇒ Vout = 0 et IR = Vdd /R
Il existe une consommation statique quand le transistor est passant ! !
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La logique à MOS complémentaires (CMOS)

+Vdd

Vin Vout

Vin = 0 ⇒ nMOS bloqué, pMOS passant ⇒ Vout = 1


Vin = 1 ⇒ nMOS passant, pMOS bloqué ⇒ Vout = 0

Pas de consommation statique


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La logique à MOS complémentaires (CMOS)

Une porte avec les entrées {e1 , e2 , . . .} et


la sortie S.
Vdd
Deux réseaux duaux :
nMOS : permet la mise à 0 P
pMOS : permet la mise à 1
S
Les deux réseau ne doivent jamais E {e1 , e2 , . . .}
être passant en même temps N
Pour que S soit une fonction logique :
Si N est passant P bloqué
Si P est passant N bloqué

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Exemples :

La porte NOR.
La porte NAND.

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La logique à MOS complémentaires (CMOS)

Généralisation des règles de construction d’une fonction logique F :


Construire le réseau N :
PQ
Exprimer la fonction F sous la forme ei
Effectuer
Q d’éventuelles factorisations/simplifications
Les P donnent des transistors NMOS en série
Les donnent des transistors NMOS en parallèle

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La logique à MOS complémentaires (CMOS)

Généralisation des règles de construction d’une fonction logique F :


Construire le réseau P :
PQ
Exprimer la fonction F sous la forme ei
Effectuer
Q d’éventuelles factorisations/simplifications
Les P donnent des transistors PMOS en série
Les donnent des transistors PMOS en parallèle

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La logique à MOS complémentaires (CMOS)

Généralisation des règles de construction d’une fonction logique F :


Remarques :
Il est plus simple de réaliser des fonctions inverseuses.
Si la fonction n’est pas inverseuse, réaliser la fonction inverseuse et
ajouter un inverseur à la sortie.
Les réseaux P et N peuvent être duaux.

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Exemples :

Exemple page 110


TD page 149

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Plan

Logique CMOS

Performance de la logique CMOS


Temps de propagation d’une porte MOS
Consommation de la logique CMOS
Évolutions technologiques

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Critères de performances

La surface : Plus le circuit est petit meilleur et le rendement et le


coût de fabrication.
Réduire le nombre de transistors
La vitesse : Plus la logique est rapide, plus on peut effectuer de
calculs dans la même durée de temps.
Comment garantir une vitesse minimale ?
La consommation : Important pour l’autonomie et la taille des
systèmes
Comment évolue-t-elle ?

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Temps de propagation dans un inverseur

Le temps de propagation correspond au temps nécessaire pour


charger les capacités parasites en sortie de l’inverseur.

INV 1

S1
E1

Cpar

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Temps de propagation dans un inverseur
Le temps de décharge correspond au passage de la tension de sortie
S1 de Vdd à Vdd /2
Dans cette plage on peut considérer le courant de décharge comme
constant (Ids ≈ IDSmax )

t = 0+

S1

Vdd /2

E1
t = tpd

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t = 0−
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Temps de propagation dans un inverseur

IDS Vc

IDSmax Vdd

Vdd
2

Vds t
Vdd
2
Vgs − Vt Vdd

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Temps de propagation dans un inverseur

Relation courant/tension dans la capacité parasite


ICpar = Cpar dVCpar /dt

Courant de décharge constant entre Vdd et Vdd /2


ICpar ≈ IDSmax = Kn · (Vdd − Vtn )2

Courant constant pendant la propagation


∆V
tpd = Cpar IDSmax = Cpar Kn ·(VVdd −V
/2
2
dd tn )

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Temps de propagation dans un inverseur

Origine de la capacité parasite


Cpar = Cs + Cu
Cs : Capacité interne de l’inverseur
Cu : Capacité des charges connectées en sortie de l’inverseur

Dépendance capacitive
Vdd /2
dtpd = Kn ·(Vdd −Vtn )2
≈ 1
2Kn ·(Vdd −Vtn ) = Rds0n

Modèle final

tpd = tp0d + dtpd · Cu avec tp0d = dtpd · Cs

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Modèle resistif

Vdd

Rds0p

0 E S 1

CeINV CsINV
Rds0n

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Extension à des portes plus complexes

Vdd

B
Rds0p

A B CeB =CeINV
A
AB S
B

CeA =CeINV
A Cs > CsINV
2 · Rds0n

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Notion de bibliothèque pré-caractérisée

On donne pour toutes les portes disponibles trois paramètres :


Les capacités des entrées
Le temps de propagation à vide
La dépendance capacitive
Fonction Équation booléenne Cei (fF ) tp0 (ns) tdp
(ns/pF )
Inverseur Y = A CeA = 70 0.06 1
Nand3 Y = ABC ∀i ∈ {A, B, C}Cei = 70 0.42 3
Nand6 Y = ABCDEF ∀i ∈ {A · · · F }Cei = 70 1.56 6
Nor2 Y = A+B ∀i ∈ {A, B}Cei = 70 0.16 2
Nor6 Y = A+B+C+D+E +F ∀i ∈ {A · · · F }Cei = 70 0.96 6
nMaj3 Y = AB + BC + AC CeA = CeB = 140 CeC = 70 0.25 2

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Dissipation de l’énergie dans une porte
CMOS

Vdd Vdd

ICpar
S S
-ICpar
Cpar Cpar

Transition montante Transition descendante

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Dissipation de l’énergie dans une porte
CMOS

Une partie de l’énergie fournie par l’alimentation durant la charge et la


décharge est dissipée dans la résistance des transistors.
Charge :Énergie fournie par l’alimentation
R Vdd 2
EV dd = Cpar 0 Vdd dVs = Cpar Vdd

Charge :Énergie potentielle stockée dans la capacité


R Vdd 2
Vdd
ECpar = Cpar 0 Vs dVs = Cpar 2

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Consommation d’une porte logique et ex-
trapolation à un circuit intégré

Consommation moyenne d’une porte logique à chaque transition


2
Ftrans Cpar Vdd
Pporte = 2

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Consommation d’une porte logique et ex-
trapolation à un circuit intégré

Consommation moyenne d’une porte logique à chaque transition


2
Ftrans Cpar Vdd
Pporte = 2

Extrapolation à un circuit intégré


2
Pcircuit = Tact Fh Ctotal Vdd

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Comment améliorer les performances

Changement de technologie
La longueur de grille minimale est caractéristique d’une génération
technologique (130nm, 90nm, 65nm . . . )

Dans la pratique...

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Comment améliorer les performances

Changement de technologie
La longueur de grille minimale est caractéristique d’une génération
technologique (130nm, 90nm, 65nm . . . )

Dans la pratique...
division par β de la largeur W et la longueur L des transistors ;
division par β de l’épaisseur d’oxyde de grille TOX ;
division par β de la tension de seuil VT des transistors ;
division par β de la tension d’alimentation Vdd du circuit.

Densité d’intégration
A fonctionnalité identique, le changement de génération technologique
permet de réaliser des circuits de surface β 2 fois plus petite !
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Mise en équations

Évolution de la résistance équivalente


1
Rds0 (β) = 0 )W β Vdd −Vt
= Rds0
µ0 (βCox β L β

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Mise en équations

Évolution de la résistance équivalente


1
Rds0 (β) = 0 )W β Vdd −Vt
= Rds0
µ0 (βCox β L β

Évolution des capacités parasites


0 )=
Cpar (β) = (W /β)(L/β)(βCox
Cpar
β

Page 29 COMELEC–SEN Graba Tarik


Mise en équations

Évolution de la résistance équivalente


1
Rds0 (β) = 0 )W β Vdd −Vt
= Rds0
µ0 (βCox β L β

Évolution des capacités parasites


0 )=
Cpar (β) = (W /β)(L/β)(βCox
Cpar
β

Évolution du temps de propagation


tp
tp (β) = β

Page 29 COMELEC–SEN Graba Tarik


Mise en équations

Évolution de la résistance équivalente


1
Rds0 (β) = 0 )W β Vdd −Vt
= Rds0
µ0 (βCox β L β

Évolution des capacités parasites


0 )=
Cpar (β) = (W /β)(L/β)(βCox
Cpar
β

Évolution du temps de propagation


tp
tp (β) = β

Évolution de l’énergie consommée par une porte


Cpar Vdd 2 Eporte
Eporte (β) = β ( β ) = β3

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Conclusions

Exploitation pour l’augmentation de performances


Fh (β) = β.Fh

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Conclusions

Exploitation pour l’augmentation de performances


Fh (β) = β.Fh
Surf
Surf (β) = β2

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Conclusions

Exploitation pour l’augmentation de performances


Fh (β) = β.Fh
Surf
Surf (β) = β2

Pcircuit (β) = Tact (βFh ) Ecircuit


β3
= Pcircuit
β2

Page 30 COMELEC–SEN Graba Tarik


Conclusions

Exploitation pour l’augmentation de performances


Fh (β) = β.Fh
Surf
Surf (β) = β2

Pcircuit (β) = Tact (βFh ) Ecircuit


β3
= Pcircuit
β2

Et exploitation pour augmentation de complexité de β 2


Fh (β) = β.Fh

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Conclusions

Exploitation pour l’augmentation de performances


Fh (β) = β.Fh
Surf
Surf (β) = β2

Pcircuit (β) = Tact (βFh ) Ecircuit


β3
= Pcircuit
β2

Et exploitation pour augmentation de complexité de β 2


Fh (β) = β.Fh
Surf (β) = Surf

Page 30 COMELEC–SEN Graba Tarik


Conclusions

Exploitation pour l’augmentation de performances


Fh (β) = β.Fh
Surf
Surf (β) = β2

Pcircuit (β) = Tact (βFh ) Ecircuit


β3
= Pcircuit
β2

Et exploitation pour augmentation de complexité de β 2


Fh (β) = β.Fh
Surf (β) = Surf
Pcircuit (β) = Pcircuit

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