Laboratorio I circuitos combinacionales

Presentado por:
Juan Sebastian Bravo Guevara
sebastianbravo@unicauca.edu.co
Lina Isabel Aristizabal Casanova
isaaristi@unicauca.edu.co
Jeison Fernando Ramos
jeisonfr@unicauca.edu.co

PRESENTADO A:
ING. FERNANDO A. URBANO M.

CIRCUITOS DIGITALES I
INGENIERA ELECTRNICA Y TELECOMUNICACIONES
FIET
UNIVERSIDAD DEL CAUCA
2015

1. TABLA DE CONTENIDO
1.
2.
3.
4.

Tabla de contenido
Resumen
Introduccin
Procesos de Diseo
4.1 Diseo de una Alarma.
Punto A. Diseo en qt utilizando lgica TTL.
Punto B. Diseo en FPGA con Quartus ll de Altera.
4.2 Diseo de un circuito combinacional a siete segmentos y un sumador restador.
Punto A. Siete segmento.
Punto B. Sumador restador.
5. Conclusiones.
6. Bibliografa.

2. RESUMEN
El reporte presentado a continuacin presenta los diseos de circuitos combinaciones
requeridos para el primer laboratorio, aplicando las tcnicas vistas en clase y con la ayuda
de la lgica TTL y el programa altera quartus ll. Se desarrollan conceptos como:
compuertas lgicas, algebra de bool, el uso de mapas de karnaugh, estados indiferentes e
implementacin del programa quartus ll en la tarjeta altera DE0. Para mostrar los diseos
de circuitos se utilizo como herramienta el programa de diseo libre tynicad y en la
seccin de resultados se tomo como apoyo las simulaciones hechas en el programa altera
quartus ll.

3. INTRODUCCION
El tema de investigacin presentado en el laboratorio son los circuitos combinacionales
donde se implementa tcnicas de diseo y lgica TTL.
Para la realizacin de la prctica de laboratorio es necesario implementar conceptos
bsicos de los circuitos combinacionales como:

Compuertas lgicas: Son operaciones basadas en estados lgicos (1 y 0

lgico). Las cuales se dividen en 3 operaciones principales (not, or y and). Las
cuales son consideradas respectivamente como negacin, suma y
multiplicacin.
Algebra de boole: Es una tcnica de diseo la cual permite la optimizacin en
compuertas lgicas para la funcin de un circuito combinacional.
Mapas de karnaugh: Es una tcnica de diseo ms efectiva que el algebra de
boole ya que el diseador de circuitos combinacionales se ahorra el uso de
algunos axiomas y teoremas para la reduccin de las funciones lgicas requeridas
para dichos circuitos
Estados indiferentes: son estados en la funciones de salida que no importan es
decir que no afectan la funcin del circuito que se quiere implementar

Tambin es necesario la utilizacin de la lgica TTL (integrados) y de la tarjeta fpga con el

programa altera quartus ll.
Los objetivos de la practica son:

Disear el circuito propuesto utilizando las tcnicas vistas en clase

Simular los diseos realizados, usando altera simulator U.P.
Montar, cablear, ajustar y realizar las respectivas mediciones de los circuitos
propuestos.
Disear y simular un circuito en quartus ll de Altera e implementar en la tarjeta
Altera DE0

4. PROCEDIMIENTO DE DISEO
4.1 Diseo de una alarma.
Existe un interruptor principal (I), tres sensores de proximidad (A, B, C) y un sensor de
humo (H). Cada uno de ellos genera un cero en estado inactivo y un uno en estado activo.
La alarma deber activarse si se da una de las siguientes situaciones:
a. El interruptor principal est activo y al menos dos de los sensores de proximidad estn
detectando presencia.
b. El interruptor principal y el sensor de humo estn activos.
c. El sensor de proximidad A y el detector de humo se activan as no est activo el
interruptor principal.
DESARROLLO
Lo primero que se realizo fue la tabla de verdad.
I
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1

H
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

Y
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1

I
1
1
1
1
1
1
1
1
1

A
0
1
1
1
1
1
1
1
1

B
1
0
0
0
0
1
1
1
1

C
1
0
0
1
1
0
0
1
1

H
1
0
1
0
1
0
1
0
1

Y
1
0
1
1
1
1
1
1
1

Se procedi a utilizar los mapas de karnaugh para la obtencin de la funcin de la salida

Y.

Y = I AH + IH + IBC+ IAC + IA B
Y =H ( I A+ I ) + I ( B ( C+ A )+ AC )
Y =H ( I + A )+ I (B ( A+C )+ AC )
Punto A.
LA siguiente foto muestra el circuito montado en la protoboard y las conexiones entre los
integrados (7432 y 7408):

Se procedi a medir los voltajes y corrientes entre los integrados:

Voltaje
0.2 mV
0.2mV
0.1mV
0.1mV
0.2mV
0.2mV
0V
0V
0V
2.05V
0.1mV
2.6V
0.1mV
2.6V
0.1mV
2.5V
0.3mV
2.6V
0.1mV
2.5V
0.2mV
2.6V
2.6V
2.6V
0.2mV
2.5V
2.5V
2.6V
2.5V
2.6V
2.6V
2.6V

Corriente [mA]
0
0
0
0
0
0
0
0
0
35,1
0
35,3
0
35,4
0
36,8
0
36,7
0
35,5
0
35,1
35,7
35,1
0
35,2
35,8
35,6
37
37
36,9
36,2

Punto B.
se hizo este diseo en el programa quartus ll de Altera:

Se obtuvieron los siguientes resultados:

Como se puede apreciar con los diseos la mnima expresin para la funcin Y utiliza 4
compuertas and y 4 compuertas or. Al comparar los procedimientos de diseo es evidente
que el uso de la tarjeta fpga con ayuda del programa quartus ll de Altera facilita mucho la
realizacin de un circuito combinacional en comparacin de un sistemas fsico como lo es
la protoboard ya que se ahorra cableado e integrados.

4.2 Diseo de un circuito combinacional a siete segmentos y un sumador restador.

(a) Disear mediante diagramas de karnaugh, un circuito combinacional binario a siete

segmentos. El circuito posee una lnea habilitadora, de tal forma que si E = 0, inhabilita
todas las salidas, es decir el despliegue se apaga y si vale 1, permite el funcionamiento.
La entrada S es una seal de control que permite seleccionar el tipo de conversin que se
desea realizar. Si est activa (S = 1) realiza la conversin binaria a hexadecimal, se
muestran en el despliegue los nmeros del 0 al 9, y las letras de la A a la F; por el
contrario si S est inactiva (S = 0), se realizar la conversin binaria a BCD, es decir solo
se vern los nmeros del 0 al 9, el resto no se mostrarn por el despliegue. Para la
implementacin solo se permite el uso de compuertas NOT en las variables de entrada y
NAND.
(b) Disee un sistema que posea una lnea de control (SEL), de manera tal, que si SEL
vale 0, realice la resta (incluya el signo en la visualizacin) de dos nmeros (A y B) de
dos bits; pero si SEL vale 1, efecte la suma, de los mismos nmeros. El sistema debe
poseer el menor nmero de entradas y/o compuertas. Realice la simulacin y cree el
bloque funcional. Finalmente, cree otro proyecto y nalo con el del punto anterior para
mostrar el resultado de la operacin en despliegues de siete segmentos de la tarjeta
Altera DE0.
DESARROLLO
Punto A. Para el circuito del siete segmentos se tiene la siguiente tabla de verdad:
ESABCD
010010
010011
010100
010101
010110
010111
011000
011001
011010
011011
011100
011101
011110
011111
100000
100001
100010
100011

a
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
0
0

bc
11
11
11
11
11
11
11
11
11
11
11
11
11
11
00
00
01
00

de
11
11
11
11
11
11
11
11
11
11
11
11
11
11
00
11
00
01

f
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1

g
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0

ESABCD
100100
100101
100110
100111
101000
101001
101010
101011
101100
101101
101110
101111
110000
110001
110010
110011
110100
110101

a
1
0
0
0
0
0
1
1
1
1
1
1
0
1
0
0
1
0

bc
00
10
10
00
00
00
11
11
11
11
11
11
00
00
01
00
00
10

de
11
01
00
11
00
01
11
11
11
11
11
11
00
11
00
01
11
01

f
0
0
0
1
0
0
1
1
1
1
1
1
0
1
1
1
0
0

g
0
0
0
1
0
0
1
1
1
1
1
1
1
1
0
0
0
0

ESABCD
110110
110111
111000
111001
111010
111011
111100
111101
111110
111111

a
0
0
0
0
0
1
0
1
0
0

bc
10
00
00
00
00
10
11
00
11
11

de
00
11
00
01
10
00
00
00
00
10

f
0
1
0
0
0
0
0
1
0
0

g
0
1
0
0
0
0
1
0
0
0

Se procedi a utilizar los mapas de karnaugh para obtener las funciones de cada
segmento:

Segmento a.

S AC + S B C
D+
A
B C D+
A B C D+ AB C D+ A B C D
a= E+
Para utilizar solo compuertas nand negamos toda la ecuacin dos veces

+ S AC + S B C
D+
A
B C D+
A B C D+ AB C D+ A B CD
a= E

)( S BC
D)(
A BC D)(
A
B C D)( AB C D)( A B
CD)
a= E( S AC

Segmento b.

BC D+
S AC + AB D+
ACD+ S B C
D+ A
B C D
b= E+

+ BC D+
S AC+ AB D+
ACD+ S B C
D+ A
B C D
b= E

)( AB D)(
S AC
ACD
)( S BC
D)( A BC D)
b= E( BC D)(

Segmento c.

S AC + AB D+
ABC + A
B
C D+
S A B
c= E+

S AC+ AB D+
ABC
B
C D+
S AB
c= E+
+A

)( AB D)(

ABC)(

B C D)(
S AB)
c= E ( S AC
A

Segmento d.

A B C D+ A
B C D+
S A C + S AB+ BCD+ A B
CD

d= E+

A B C D+ A
B C D+
S AC+ S AB+BCD + A B C D

d= E+

)( S AB)(

BC D)(
S AC

d= E ( A B C D)( A
BCD)(
A B C D)

Segmento e.

AB C
D+ S AC + A
B C+
S B C+
A
D
e= E+

AB C
D+ S AC+ A
B C+
S B C+
A
D
e= E+
)(A
C )( S B C)(
D)( S AC
B
A
D)
e= E( ABC

Segmento f.

AB C D+ S AB + A
CD+ S B C+ A
B
D+ A B C
f = E+

+ AB C D+ S AB+ A
CD+
B
D+ A B C
f =E
S B C+ A

)( S B C)( A
C)
D)( S AB)( A
CD
B
D)( A
B
f = E( ABC

Segmento g.

S AC + A
BCD+ A
B
C+
S AB+ AB C
D

g= E+

S AC+ A
BCD+ A
B
C+
S AB+ AB C
D

g= E+

)( A

BCD)(
S AB)( AB C
D)

g= E ( S AC
A B C)(
Los circuitos para cada uno de los segmentos sern:
Segmento a

SEGMENTO B

SEGMENTO C

SEGMENTO D

SEGMENTO E

SEGMENTO F

SEGMENTO G

SIMULACION

PUNTO B.

Para el circuito de la suma y la resta se tiene la siguiente tabla de verdad:

Sel A1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

A0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

B0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

S
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

Y2

Y1

Y0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
1
0
1
1
1

0
0
1
1
0
0
0
1
1
0
0
0
1
1
0
0
0
0
1
1
0
1
1
0
1
1
0
0
1
0
0
1

0
1
0
1
1
0
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
1
0

Se realizaron los siguientes mapas de karnaugh para hallar las funciones de las salidas S,
Y2, Y1, Y0:
PARA S

 A 1 B 1+ SEL
A 1 A 0 B 0+ SEL
A 0 BO B 1
S= SEL
PARA Y2

Y 2=SEL A 1 A 0 B 0+SEL A 0 B 1 B 0+ SEL A 1 B 1

PARA Y1

 A 1 A 0 B1+ SEL
A 1 B 1 B 0+ SEL
A 1 A 0 B1+ SEL
A 1 B1 B0+ SEL A 1 A 0 B 1+SEL A 1 B 1 B 0+ SE
Y 1=SEL
B 0+SEL A 1 A 0 B1+
SEL
A 1 B 1 B 0+ SEL
A 1 A 0 B1+ SEL A 1 B 1 B
Y 1=SEL A 1 A 0 B1 B 0+SEL A 1 A 0 B1
B 0+SEL A 1 A 0 B1+
SEL
A 1 B 1 B 0+ SEL
A 1 A 0 B1+ SEL A 1 B 1 B
Y 1=SEL A 1 A 0 B1 B 0+SEL A 1 A 0 B1
PARA Y0

A 1 A 0 B 0+ SEL
A 1 A 0 B 0+ SEL
A 0 B1
B 0+ SEL
A 0 B 1 B0+ SEL A 1 A 0 B 0+ SEL A 1 A 0 B 0+ SE
Y 0= SEL
SEL )+ A 1 A 0 B 0 ( SEL+SEL

B 0 ( SEL+SEL

) + A 0 B1
) + A 0 B1 B 0 ( SEL+SEL
)
Y 0= A 1 A 0 B 0 ( SEL+
Y 0= A 0 B 0 ( A 1+ A 1 ) + A 0 B 0 ( B1+ B 1 )
Y 0= A 0 B 0+ A 0 B0
Los circuitos para cada salida sern :

Y2

Y1

Y0

Los respectivos resultados para este circuito sern:

Para poder mostrar el circuito de suma y resta en la tarjeta altera DE0 se tienen que
hacer estas conexiones para el funcionamiento del siete segmentos:

Como podemos observar se hace uso de las entradas menos significativas B, C, y D

del siete segmentos. Ya que la suma ms grande que se puede obtener de dos
nmeros de dos bits es 9, no es necesario utilizar la lnea selectora del siete
segmentos por eso se conecta a tierra y siempre estar usando la codificacin a bcd.

5. CONCLUSIONES.

Es evidente la facilidad de disear circuitos en la tarjeta FPGA con respecto de un

circuito montado en protoboard con integrados.
Se noto la efectividad que tiene la tcnica de los mapas de karnaugh con respecto
a la reduccin de expresiones booleanas en comparacin al uso del algebra de
boole.

6. BIBLIOGRAFIA

Notas de clase