[Demux/Decod][Visualizadores][Multiplexores][Codificadores]

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De acuerdo al nmero de compuertas que posee un integrado (escala de integracin),

se clasifican en :
SSI : Small Scale Integration, si posee entre 1 y 10 compuertas, p. ej. integrado 7400
(4 compuertas Nand de dos entradas).
MSI: Medium Scale Integration, si posee entre 10 y 100 compuertas, p. ej.
decodificadores, multiplexores.
LSI : Large Scale Integration, si posee entre 100 y 1000 compuertas, p. ej. Unidades
aritmticas.
VLSI : Very Large Scale Integration, si posee ms de 1000 compuertas, p. ej.
Microprocesadores.
Una vez estudiadas las compuertas lgicas, su aplicacin y las herramientas de diseo
(Mapas de Karnaugh, Mtodo de Quine Mc Cluskey) vamos a analizar bloques
funcionales de circuitos combinatorios tales como multiplexores, decodificadores,
comparadores, sumadores, circuitos aritmticos y describir algunas de sus aplicaciones
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Un circuito decodificador activa una y solo una de 2n salidas disponibles, de acuerdo al

valor que tome una entrada de n bits. Normalmente, las salidas de stos dispositivos
se encuentran en "1" y se activan llevando la salida correspondiente a "0". Por lo tanto,
estos dispositivos poseen n entradas y 2n salidas.
Ver figura 1.1.

Click Decodificador
Figura 1.1.Decodificador de n entradas y circuito equivalente para dos entradas
Existe una seal de control para el dispositivo "enable", activa en cero, que permite
habilitar el circuito como decodificador. En el otro estado las salidas son fijadas a un
valor de "1". En algunos casos, una segunda seal de control maneja la activacin en
forma completamente opuesta : con cero las salidas son puestas a "1" y permite el
funcionamiento con un uno a su entrada. La figura 1.1 muestra el circuito equivalente
del decodificador.
Las salidas del decodificador binario corresponden, cada una, a un mintrmino de n
variables. Por lo tanto, cualquier funcin se puede representar como la suma de
mintrminos.
Ejemplo 1.1.- Implemente la funcin
La salida se valida si las entradas A, B y C tienen cualquiera de los siguientes valores:
0, 3, 5 7.
Ver figura 1.2.

Figura 1.2.- Funciones combinatorias realizadas con decodificadores

La gran aplicacin de los decodificadores la encontramos en los sistemas de

La interfase entre un sistema digital y el usuario se realiza a travs de dispositivos que

presentan los dgitos decimales y otros caracteres adicionales (10,11,12,13,14,15). La
base de stos es el LED ( Light Diode Emitter ), el cual emite energa en el rango de
luz visible infrarrojo cuando es polarizado en forma directa ( positivo al nodo,
negativo al ctodo) y la intensidad depende de la corriente que circula a travs de l.
Si arreglamos 7 Leds en la forma mostrada en la figura 1.4, tenemos una interfase
capaz de visualizar cualquiera de los dgitos mostrados en la figura 1.5.
Estos 7 Leds pueden arreglarse de dos formas:
nodo comn y ctodo comn.
En el primero los nodos de los 7 segmentos son
comunes y van conectados a la fuente de
alimentacin +V Voltios. Para hacer prender
cualquiera de ellos basta con colocar en su
respectivo terminal de ctodo un cero lgico.
En el segundo los ctodos van al mismo punto
comn y a tierra 0 Voltios y para encender uno
de los segmentos se debe colocar un "1" en su
terminal de nodo.
Figura 1.4.- Visualizador de 7 segmentos

Figura 1.5.- Designacin numrica y visualizacin resultante

Para manejar los visualizadores de 7 segmentos de nodo comn y ctodo comn se
necesitan dos tipos de decodificadores, en el caso de TTL: el 74LS 47 y 74LS48,
respectivamente, en los cuales las salidas, normalmente a "1", se van a activar con un
"0" para hacer encender el Led respectivo para el primer caso y, todo lo contrario para
el segundo caso.
Adicionalmente a la decodificacin BCD a 7 segmentos stos circuitos poseen 3
funciones para el manejo de sistemas de visualizacin:
LT : Lamp Test. Al activar sta entrada todos los segmentos se activan mostrando un
8.
RBI : Ripple Blanking Input. Permite el borrado de los "0" a la izquierda de la cifra ms

significativa a travs de conexiones en cascada.

BO : Blanking Output. Apaga completamente el visualizador sin importar el nmero
que tenga a su entrada.
En la figura 1.6 se muestra la conexin tpica de un sistema de visualizacin de 7
segmentos, donde los valores de las resistencias son calculados de acuerdo al valor de
la corriente que se va a suministrar a cada segmento (intensidad luminosa).

Figura 1.6.- Conexin de un sistema de visualizacin de 7 segmentos

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Llamados multiplexores, selectores de datos Mux stos circuitos permiten seleccionar

el paso de una de n seales de entrada. El equivalente mecnico que describe muy
bien ste comportamiento: es el suiche de varias posiciones, tal como se muestra en la
figura 1.7, en donde cada posicin es escogida mediante un nmero binario de n bits.
El circuito equivalente de un multiplexor de 2 a 1 lneas es mostrado en la figura 1.7 d)

Click Mux Clic Selector

Figura 1.7.- Selectores de : a) 2 a 1 lneas , b) 4 a 1 lneas, c) 8 a 1 lneas, d) circuito
equivalente
Se describen a continuacin algunas caractersticas de funcionamiento ms
importantes de los circuitos integrados multiplexores de la serie 74 LS:

Click 74LS157
Como generador de funciones el mux permite fcilmente implementarlas colocando
cada una de las entradas en el valor de salida que corresponda a cada mintrmino.
Veamos el siguiente ejemplo mostrado en la figura 3.8 implementado con un

Estos circuitos asignan un cdigo binario nico para cada una de las seales de entrada
del dispositivo. Las salidas deben satisfacer que 2s >= n, donde n es el nmero de
entradas.
Codificador de prioridad: Este circuito muestra el equivalente en 3 bits del valor de
la lnea de entrada de ms alta prioridad (la entrada I7). La mayor aplicacin de este
circuito es en las solicitudes de interrupcin que se hacen a un dispositivo
microprocesador.

Click 74LS148

Estos circuitos permiten la comparacin en magnitud de dos nmeros de n bits, con la

posibilidad de tener conexiones en cascada para efectuar comparaciones ms grandes .
Adicional a las entradas de los dos nmeros de 4 bits el integrado 74 LS 85 posee
otras tres marcadas como A>B, A<B y A=B que pueden ser conectadas desde las
salidas correspondientes de la siguiente etapa que maneja los bits menos significativos
para realizar comparaciones de nmeros de 8, 12, 16 bits.

Click 74LS85
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[CircuitosAritmeticos][SumaBCD][SumaAceleradas][Multiplicadores]

La suma de dos bits An y Bn produce un resultado de suma y lleva (carry) especificado

en la siguiente tabla.

Esta sencilla funcin puede implementarse mediante una compuerta Ex-Or para el
resultado de la suma y a travs de una And para el Carry. Este circuito es denominado
medio sumador (Half Adder).
Pero normalmente en operaciones aritmticas con nmeros binarios debe incluirse no
slo los trminos de An y Bn sino tambin el Carry que viene de la anterior cifra
significativa. Este circuito es denominado sumador completo (Full Adder) y puede ser
realizado con base en circuitos medio sumadores de la forma que aparece en la figura
2.1. Las ecuaciones para este circuito estn dadas como :

Click Aqui

Click Aqui

Circuito medio sumador Circuito sumador completo.(Full adder)

(Half adder)

Figura 2.1.Medio sumador y Sumador Completo

Con base en este sumador completo se conforman sumadores paralelos de n bits tal
como se muestra en la figura 2.2. En este arreglo es necesario esperar el tiempo
suficiente para que el carry se propague a travs de todos los circuitos sumadores.

Click Aqui
Figura 2.2.- Circuito sumador paralelo de dos nmeros de n bits cada uno.
El 74 LS 83 es un circuito sumador paralelo de carry anticipado de dos nmeros de 4
bits cada uno con una salida de suma de 4 bits. Posee una entrada adicional Ci (carry
de entrada) y una salida adicional C0 (carry de salida). Estos permiten realizar
conexiones en cascada para suma de nmeros de ms de 4 bits.
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Cuando se realiza una suma en BCD el resultado puede exceder o ser igual a 10. Si a
este nmero se le resta 10 dar el resultado correcto para el dgito, pero se ha
generado un carry en la siguiente cifra significativa. Esta resta de 10 es equivalente a
realizar la suma con el complemento a 2`s en BCD (1010), o sea, 0110 en BCD o 6 en
decimal.
Mediante un mapa de Karnaugh se puede deducir la ecuacin de Cn incluyendo el valor
correspondiente al carry de salida para detectar una suma de 10 a 19, siendo

La figura 2.3 muestra una configuracin bsica para un sumador BCD, donde se indican
las conexiones de los carrys siguientes y anterior para realizar montajes con varias
etapas de sumadores BCD.

Fig. 2.3 Sumador BCD

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Al ir aumentando la longitud de la palabra en un sumador paralelo tpico, el tiempo

requerido para completar la operacin aumenta en proporcin al tiempo de
propagacin de cada una de las etapas de sumadores.
Una de las tcnicas empleadas para acelerar el proceso de suma es el denominado
"carry anticipado" "look-ahead".
Si Ai y Bi son dgitos binarios operando en cualquiera de las etapas de un sumador se
puede definir un carry generado Gi , que se produce si los bits A y B son iguales a 1 (un
carry es generado independiente del carry de entrada). De la misma forma se define
un carry propagado Pi , para el cual si una de las entradas Ai Bi es 1 mientras la
restante es 0, el carry de salida ser identico al carry de entrada. Por lo tanto, las
ecuaciones para cada una de ellas estn dada por :
Por lo tanto, en forma general, el carry generado Gi y el carry propagado Pi se pueden
definir como :

Aqu, en el caso de que la XOR sea vlida, va a significar que el carry se propaga o
pasa a travs de la etapa. La suma y el carry de salida pueden ser expresados en
funcin del carry generado Gi y el carry propagado Pi como :

La figura 2.4 muestra la implementacin de una etapa sumadora con salidas de carry
generado y propagado.

Figura 2.4.- Etapa sumadora "look ahead"

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El proceso de multiplicacin binaria puede llevarse a cabo mediante circuitos

combinatorios o secuenciales siendo los primeros mucho ms rpidos en respuesta que
los segundos. A travs del ejemplo mostrado a continuacin se visualiza el
procedimiento de la multiplicacin binaria
Ejemplo 2.1: Realice la multiplicacin de dos nmeros A y B de 4 y 2 bits,
respectivamente.

La figura 2.5 muestra una implementacin de la multiplicacin de dos nmeros A y B

de cuatro y dos bits, respectivamente.

Figura 2.5.- Multiplicador de dos nmeros de 4 y 2 bits.

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Existen varios esquemas para representaciones numricas que dependen del tipo de
nmero que se va a manipular teniendo en cuenta la facilidad de manejo en
operaciones, el rango y la precisin de los nmeros. Esto puede influir en la
complejidad de un programa y en la velocidad del clculo.
Entre ellos estn : enteros sin signo, signo y magnitud, complementos a 1's,
complementos a 2's y punto flotante.
Enteros sin signo
Es la forma ms sencilla de representar un nmero. La palabra representa
directamente la magnitud del nmero; por lo tanto, el rango de nmeros a representar
est dado desde 0 hasta 2n siendo n el nmero de bits de la palabra. Por ejemplo, con
8 bits se tienen representaciones de nmeros sin signo de 0 a 255, con 16 bits de 0 a
65535, etc. La desventaja de sta notacin estriba en que no es posible reperesentar
nmeros negativos o fraccionarios y el rango est limitado por la longitud de la palabra
Signo y magnitud
En sta representacin el primer bit (MSB) muestra el signo (1 negativo y 0 positivo) y
los bis restantes representan la magnitud absoluta. Ahora el rango de nmeros a
representar para una palabra de 8 bits es de 127 y para 16 bits de 32767;
asimismo, el nmero cero tiene dos representaciones +0 ( 0 000 0000) y -0 ( 1 000
0000). Esta notacin no es muy utilizada debido a su complejidad para la realizacin
de operaciones aritmticas. Aqu la operacin de suma es sencilla: se suman los bits de
magnitud y el signo es el mismo del operando. Si los signos de los operandos son
diferentes es necesario restar el nmero de mayor valor del menor y el signo del
resultado es obtenido del mismo sentido del nmero de mayor magnitud.
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Otra forma de representar los nmeros binarios con signo son los tipos de notaciones
denominadas complemento a 1's y complemento a 2's. En notaciones con signo el
primer bit de la izquierda es tomado como el signo del nmero que le sigue, siendo un
"0" si es positivo y "1" si es negativo.
En el caso de nmeros positivos las dos notaciones son exactamente iguales :
comienzan con un "0" y a continuacin la magnitud del nmero dado.
Los nmeros negativos en complemento a 1's son calculados a partir del nmero
positivo A como : (2n -1) - A. Una forma sencilla de obtener el nmero negativo es
realizar el complemento de cada bit del nmero correspondiente positivo. De esta
forma, existen dos representaciones diferentes para el nmero 0 ( +0 como 0 0000 y
-0 como 1 1111), lo cual implica un problema en operaciones aritmticas.
En complementos a 2's con una palabra de n bits, un nmero -A se representa como 2n
- A. En esta notacin con una palabra de 8 bits podemos representar nmeros entre
-128 ( 1000 0000 ) y +127 ( 0111 1111 ) y el nmero cero tiene una sola
representacin 0000 0000 y el -1 ser 1111 1111. Para complemento a 2's los
nmeros negativos son calculados como el valor en complemento a 1's + 1.
En la figura 3.1 se muestran las diferentes representaciones de nmeros con signo
para los decimales de +15 a -16.
Representemos nmeros positivos y negativos con signo de 5 bits :
+5 = 0. 0101, -5 = 1.1010 en notacin de complemento a 1's
-5 = 1.1011 en notacin de complemento a 2's ( C 2's = C 1's + 1).
La ventaja de la notacin de complemento a 2's est en la facilidad de generar los
nmeros negativos a travs de compuertas inversoras y sumandole 1 y de manejar las
operaciones aritmticas de suma y resta simplemente con la operacin de suma: restar
es sumar con el nmero complementado a 2's. Otra ventaja es que el signo del
resultado de la operacin se calcula automticamente.

Otra de las funciones propias de la compuerta Ex-Or, adicional a la mencionada

anteriormente como negador , es como circuito detector de paridad: su salida es "1" si
hay un nmero impar de entradas en "1".
El circuito 74LS 280 es un generador de paridad de 9 bits que cuenta con dos salidas
para paridad par paridad impar.
El circuito integrado 74LS 284 es un multiplicador combinacional de estructuras de
8x8.
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Hasta ahora se han trabajado circuitos con dos estados lgicos: el cero y el uno
lgicos.
Cuando se necesita conectar las salidas de los dispositivos a un mismo punto, se
presenta un grave problema: debido a la configuracin de salida (totem-pole) de estos
circuitos por las corrientes que se manejan en cada caso (entrando y saliendo en el
caso de TTL) existen sobrecorrientes que daan las etapas de salida.
La solucin plantea un tercer estado o estado "alta impedancia" . En este estado el
dispositivo se comporta como si no estuviera conectado fsicamente al sistema, lo cual
puede asimilarse como un suiche a la salida de una compuerta convencional y con el
suiche manejado por una seal de control externa. El smbolo y la tabla de verdad de
funcionamiento para un buffer tri-state se muestran en la figura 3.3.

Click Tri-State
3.3- Buffer Tri-State
Ello permite realizar conexiones tipo BUS, donde varios elementos se encuentran
alambrados al mismo punto pero debido a la caracterstica de los decodificadores se
habilita uno y solo uno de ellos mientras los dems permanecen en estado de alta
impedancia.
Los buses pueden ser implementados con multiplexores y decodificadores
(demultiplexores) tal como se muestra en la figura 3.4.

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