Laboratorio 1de Diseo Digital, Diseo Digital, John J.

Ramrez

Helen k. sosa - 1161176

Laboratorio No.1 descripcin de las

caractersticas internas de la FPGA SPARTAN2

Resumen A continuacin, se presenta el informe del

laboratorio 1 de diseo digital, donde se describen los conceptos
bsicos para el manejo y funcionamiento de las FPGA,
explicando cada uno de sus elementos y qu funcin posee cada
uno. Estos conceptos sern tiles para el manejo adecuado de
esta tarjeta.

Bloque de memorias RAM dedicadas de 4096 bits cada

una.

Interconexin multinivel que permite versatilidad en el

enrutamiento de seales.

Circuito para compensar los retardos en la distribucin

del reloj Delay-Locked loopDLL (Ratardo de Lazo
Cerrado), y adems un control del dominio del reloj.

LINTRODUCCIN

a prctica del laboratorio, se quiere entender la estructura de

la cual est compuesta la FPGA Spartan2, conocer cada
elemento que la compone, sus caractersticas elctricas,
funciones; con el fin de optimizar su funcionamiento.
OBJETIVOS

Entender la estructura bsica de la FPGA Spartan2

de Xilinx.
Identificar los terminales y los estndares de la
salida de la FPGA para aprovechar mejor su
funcionalidad en la conexin de sistemas externos.
Determinar las caractersticas elctricas de
funcionamiento para garantizar su ptimo
funcionamiento.
Identificar sus posibles aplicaciones en el campo de
la electrnica en general.
I.MARCO TERICO
Fig. 1. Componentes de la tarjeta nexys 2

FPGA
Las siglas FPGA significan Field Programmable Gate Array.
Como su nombre indica, se trata de un dispositivo compuesto
por una serie de bloques lgicos (puertas, registros,
memorias, flip/flops, etc) programables, es decir, la
interconexin entre estos bloques lgicos y su funcionalidad
no viene predefinida sino que se puede programar y
reprogramar. Esta tarjeta est compuesta principalmente por
cinco elementos configurables, los cuales son:

Un bloque de Entrada / Salida (IOBs) que permite la

interconexin de los pines externos del circuito integrado
y la lgica interna de la FPGA.

Bloques Lgicos Configurables CLB que proveen los

elementos funcionales necesarios para construir la
mayora de las funciones lgicas digitales.

Helen k sosa, e-mail: helenkar_1992@hotmail.es

Bloque de Entradas / Salidas (IOBS)

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El bloque de E / S aporta las especificaciones
elctricas requeridas para interactuar con otros
dispositivos electrnicos.

Se describe la manera como se organizan los

segmentos de metal y los interruptores para la
implementacin de cualquier funcin lgica en la
FPGA. Esta interconexin tiene canales horizontales
y verticales que suministran los caminos para
conectar las entradas y salidas de los bloques IOBs a
los CLBs dentro de la estructura de la FPGA.

Segmento de longitud nica o simple.

Pista.
Canal de enrutamiento.
Matriz de interconexin local (LIM).
Matriz de enrutamiento general (GRM).
Enrutamiento local.
Enrutamiento de propsito general.
Enrutamiento del bloque E/S.
Enrutamiento dedicado.
Enrutamiento global.

Fig.2 Bloque de Entradas/Salidas de la Spartan2

Ruta de entrada: La trayecto de entrada del

bloque IOB de la FPGA Spartan2 tiene un buffer
(buffer de entrada) que enruta la seal de entrada
directamente a la lgica interna, , a travs de la
entrada del flip-flop tipo D de manera opcional.

Ruta de salida: La ruta de salida incluye un Buffer

de salida Tri-estado que controla las seales de
salida hacia los pines de la FPGA. La seal de
salida puede ser enrutada directamente de la
lgica interna al Buffer de salida, u
opcionalmente a travs de la salida del flip-flop
del IOB

arquitectura de enrutamiento:
CONCLUSIONES

Controlador Digital de Reloj

Distribucin de Reloj: Cada familia de FPGAs tiene

su propia manera de administrar la seal de reloj.
Una forma consiste en tomar una seal de reloj
externa con el fn de conducirla a travs de un
bloque funcional clock manager, (administrador de
reloj), para componer otras seales de reloj
conocidas como hijas (clock daughter)

Eliminacin
de
Oscilaciones
(Jitter):
El
administrador de reloj detecta y corrige este
fenmeno de oscilacin utilizando una de las seales
generadas (clock daughter) para usarla en el interior
del dispositivo.

Sintetizador de Frecuencia: En algunos casos la

frecuencia de la seal de reloj externa que se utilizan
en circuitos lgicos, no tiene la adecuada. Esto se
soluciona utilizando el bloque administrador de reloj
para generar nuevas seales de reloj.

Desplazamiento de Fase:. Algunos administradores

de reloj permiten seleccionar determinados valores
fijos de desfase de seales como 0, 120 y 240 para
un esquema de seales de reloj de tres fases.

Auto-correccin de Retardo, o desplazamiento

(skew-sesgo): se ocasiona cuando una misma seal
de reloj que se enruta por dos caminos a dos
dispositivos diferentes, presenta un ligero retardo en
el tiempo de llegada.

Bloque de Memorias RAM (RAMB)

La FPGA Spartan2 XC2S50 incorpora ocho bloques

de memoria RAM que complementan la RAM
distribuida de las tablas de consulta (LUTs)
disponibles en la estructura interna de cada CLBs y
cuya altura es de cuatro CLBs debidamente
organizados en dos columnas que se extienden por
toda la altura del chip. Cada modulo del bloque de
memoria RAM de doble puerto se comporta como una
RAM completa sncrona de 4096-bits.

Bloque Lgico Configurable CLB

Una celda lgica-LC, en la FPGA Spartan2, est

formada por un generador de funciones LUT (LookUp Tables) de cuatro entradas, una lgica de acarreo
COU (Carry Logic Output), y un elemento de
almacenamiento flip-flop tipo D. Cada CLB est
organizado en dos trozos o Slices similares; cada uno
cuenta con dos celdas lgicas LCs.

Niveles de enrutamiento: Todas las conexiones

internas en la FPGA estn compuestas por
segmentos de metal con puntos y matrices de
conexin programables que se configuran para
lograr el enrutamiento de seales deseado. Algunos
de los niveles de enrutamiento son:

La FPGA es de gran ayuda para elaborar prototipos

gracias a la flexibilidad en el diseo.
Se aprendi sobre cada uno de los elementos que se
componen la FPGA y su correcto funcionamiento.

REFERENCIAS
[1]
[2]
[3]

http://ivangomez14.wikispaces.com/Puerta+L%C3%B3gica+NANDB.
Smith, An approach to graphs of linear forms (Unpublished work style),
unpublished.
Fundamentos de sistemas Digitales Thomas Floyd - 9 Edicion
Diseo digital Principios y practicas John Wakerly 3 Edicion