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Arquitetura e Organizao de Computadores
Flip-Flop JK e JK Master-Slave
Flip Flop JK
O circuito da figura abaixo representa um flip-flop JK que uma variao do RS
sncrono, no qual foi includa uma nova realimentao das sadas Q e Q s portas
logicas de entrada.
Quando CK=1, o flip-flop mster est habilitado e, ento, X e Y complementamse, mas esta mudana no altera as sadas Q e Q, pois o flip-flop slave encontrase desabilitado (CK=0). Portanto no havendo mudana em Q e Q, que esto
realimentadas s entradas do circuito, X e Y no se alteram mais.
Isto significa que para J=1 e K=1, na subida do pulso de clock, X e Y complementamse apenas uma vez e, na descida do pulso de clock, as sadas Q e Q complementam-se
tambm apenas uma vez, permanecendo estveis at que um novo pulso de clock
completo (subida e descida) seja aplicado entrada CK.
A tabela-verdade deste flip-flop, bem como seu smbolo lgica, esto mostrados na
figura 4.
Alm de resolver o problema da oscilao, este flip-flop tem uma outra caracterstica
interessante que fato das sadas se atualizarem somente na descida do pulso de clock,
sendo, por isso, chamado de sensvel boda de descida ou transio negativa.
Para transform-lo num flip-flop sensvel borda de subida ou transio positiva, basta
acrescentar um inversor na entrada de CK.
Observao:
Os smbolos utilizados para representar uma entrada de clock sensvel s transies
negativa e positiva so:
A figura 6 mostra a tabela-verdade deste flip-flop, bem como seu smbolo lgico.
Flip-Flop T
O flip-flop T uma variao do JK mster-slave.
A figura 7 representa um flip-flop JK mster-slave com as entradas curto-circuitadas,
formando um flip-flop T.
Figura 7 Flip-Flop T