Simulaciones

Para la realizacin de las simulaciones en las que es necesario el uso de un

modelo ms complejo, se us el modelo dado por el autor en el captulo 6 para
los transistores de canal largo que se muestra en la figura **.

Figura **. Modelo Transistores Canal largo

9.11)

Figura *. Simulacin punto 9.11

En la figura * se puede ver la simulacin del transistor PMOS funcionando como
una resistencia, para ver el comportamiento de la resistencia se hizo un barrido
en la fuente que se encuentra en el drain y se observ el cambio de la
corriente en el drenador. Una de las limitaciones que posee el transistor para
funcionar como resistencia es que en el drain debe tener un voltaje superior al
voltaje de umbral (en este caso, 0.9V) para que este est trabajando en la
regin lineal. En la simulacin se puede observar que si se quiere tener una
resistencia ms lineal el voltaje en el drain debe ser mayor que Vt, alrededor
de 2.5-3V se obtiene una buena relacin lineal entre voltaje y corriente. La
principal limitante del MOSFET como resistencia es el rango reducido de
voltajes entre los terminales que se pueden manejar para obtener la
resistencia deseada.
9.12)
Para obtener la curva de ID vs. VGS se realiz el circuito de la figura ***, donde
por medio de un barrido a la fuente del gate, se encuentra como varia la

corriente con respecto a la variacin del V GS. Se nota en la simulacin que el

transistor comienza a conducir corriente cuando el V GS es superior al voltaje de
umbral, que segn el modelo MOSFET es de 0.8V.

Figura ***. Obtencin de la curva Id vs. Vgs del transistor

En la figura 4* se puede ver la comparacin del gm obtenido mediante la
simulacin (Rojo), el cual es el resultado de derivar la corriente de drain con
respecto al voltaje entre gate y source; y el gm obtenido usando la expresin
dada en el libro (Verde). Se puede ver que el gm calculado mediante la
expresin es muy aproximado al gm real, en el rango comprendido entre el
voltaje de umbral y el voltaje entre drain y source; fuera de este rango la
expresin obtenida para el gm ya no funciona.
Realizando un acercamiento alrededor del vltaje de umbral se observa que la
grfica no tiene ningn tipo de discontinuidad entre la regin sub-umbral y la
de inversin fuerte, por lo que el modelo de nivel 3 tiene un cambio continuo
entre regiones.

Figura 4*. Gm calculado comparado gm de la simulacin

9.13)

9.14)

Figura 5*. Simulacin circuito punto 14

Realizando la simulacin del circuito se obtuvieron los voltajes DC que se
encuentran en los nodos, con respecto a los valores calculados son
prcticamente idnticos, esto debido a que se us el modelo ms simple de

transistor, si se agregan ms parmetros al modelo estos valores se modifican

pero no en gran medida.
En cuanto al anlisis AC se obtuvo que ante una entrada de 1mV en el gate, la
corriente en el drain del transistor 1 es de 154.919nA, que es lo mismo que se
obtuvo con los clculos realizados. Por otro lado el voltaje en el drain dado por
la simulacin es de 42.94V, este valor si tuvo una diferencia considerable con
lo calculado, esto se debe a que la expresin usada para hallar la resistencia
del canal para los transistores tipo P es una aproximacin.

9.15)
Con la simulacin DC se obtuvieron prcticamente los mismos valores en los
nodos, que se calcularon tericamente. La disminucin de la corriente en la
fuente caus que el voltaje entre gate y source de los NMOS disminuyera,
como era de esperarse. Al disminuir los VGS y tener el voltaje de gate

constante, se aument el voltaje en los source de los NMOS. En cuanto a los

voltajes drain source de todos los transistores se mantuvieron casi iguales.

Figura 7*. Simulacin circuito punto 15

En cuanto al anlisis AC se obtuvo que ante una entrada de 1mV en el gate, la
corriente en el drain del transistor 1 es de 109.994nA, que es muy aproximado
a lo que se obtuvo con los clculos realizados. Por otro lado el voltaje en el
drain dado por la simulacin es de 30.96V, este valor si tuvo una diferencia
considerable con lo calculado, esto se debe a que la expresin usada para
hallar la resistencia del canal para los transistores tipo P es una aproximacin.

9.17)
Para obtener la curva ID vs. VBS se realiza el circuito que se muestra en la figura
9*, donde se realiza un barrido en la fuente que se encuentra ubicada en el
source del transistor, la cual simula la variacin del V BS. El resultado es el que
se muestra en la figura 10*, se observa que cuando el voltaje del source
aumenta el voltaje entre gate y source disminuye, por lo tanto, la corriente
tambin disminuye hasta el punto que el VGS es menor que el voltaje de
umbral, donde el transistor se empieza a apagar.

Figura 9*. Circuito para obtener la curva I D vs. VBS

Figura 10*. Curva ID vs. VBS